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共108章
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版权信息
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内容简介
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前言
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第1章 Xilinx新一代UltraScale结构
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1.1 UltraScale结构特点
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1.2 可配置逻辑块
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1.3 时钟资源和时钟管理模块
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1.4 块存储器资源
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1.5 专用的DSP模块
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1.6 输入/输出块
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1.7 高速串行收发器
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1.8 PCI-E模块
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1.9 Interlaken集成块
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1.10 Ethernet模块
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1.11 系统监控器模块
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1.12 配置模块
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1.13 互联资源
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第2章 Vivado集成设计环境导论
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2.1 Vivado系统级设计流程
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2.2 Vivado功能和特性
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2.3 Vivado中电路结构的网表描述
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2.4 Vivado中工程数据的目录结构
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2.5 Vivado中Journal文件和Log文件功能
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2.6 Vivado两种设计流程模式
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2.7 Vivado中XDC文件
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2.8 Vivado集成设计环境的启动方法
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2.9 Vivado集成设计环境主界面
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2.10 Vivado设计主界面及功能
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第3章 Vivado工程模式基本设计实现
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3.1 创建新的设计工程
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3.2 创建并添加一个新的设计文件
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3.3 RTL详细描述和分析
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3.4 设计综合和分析
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3.5 设计行为级仿真
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3.6 创建实现约束
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3.7 设计实现和分析
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3.8 设计时序仿真
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3.9 生成编程文件
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3.10 下载比特流文件到FPGA
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第4章 Vivado非工程模式基本设计实现
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4.1 非工程模式基本命令和功能
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4.2 Vivado集成开发环境分析设计
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4.3 修改设计路径
4.4 设置设计输出路径
4.5 读取设计文件
4.6 运行设计综合
4.7 运行设计布局
4.8 运行设计布线
4.9 生成比特流文件
4.10 下载比特流文件
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