2.1 性能参数

用户可以通过不同的性能参数来定义ADC。有的ADC要求传递函数中不能有失码情况出现，而有的ADC则需要较低的输出噪声。因此，我们必须熟知IEEE Std 1241—2000定义ADC的各项性能指标。例如，ADC的分辨率是指 N 位ADC可以识别的最小输入电压，但是ADC的分辨率并不能定义其精度（即可识别的位数）。当一个20位ADC受到噪声的严重干扰时，其20位中可能只有12位可以进行稳定的模/数转换。ADC的性能参数可以分为直流参数和交流参数。

ADC的很多参数都可以用最低有效位（LSB）表示，输入电压范围（最大幅度）除以数字码的总数等于1 LSB。如果一个12位ADC（总共4096个数字码）的输入电压范围是4.096V，则该ADC的LSB等于1mV。

一个理想的3位ADC传递函数曲线如图2.1所示。该曲线从比最低数字码——负满刻度值（Negative Full Scale，NFS）低0.5LSB处开始，在比最高数字码——正满刻度值（Positive Full Scale，PFS）高1.5LSB处结束。将ADC根据不同的模拟输入电压输出数字码的过程称为数字码转换。

并行ADC又称快闪型ADC。它通过电阻分压产生不同的输入参考电压，并同时与输入电压 V _in 通过比较器进行比较，且一个时钟周期后就可得到比较结果。

如图2.2所示，输入电压通过电阻分压器产生数字码并转换所需的参考电压。该参考电压与比较器的同相输入端相连，而模拟输入电压与比较器的反相输入端相连。

在图2.2中，模拟输入电压为1.9V，所以低4位比较器输出的数字码都是1，高3位比较器输出的数字码都是0。这些比较器输出的数字码称为温度计编码。温度计编码还要通过数字电路转换成二进制编码。在图2.2中，并行ADC的输出数字码是100。

从并行ADC的结构可以看到，一个 N 位并行ADC需要2 ^N -1个比较器。该ADC的复杂程度随着精度位数的增加呈指数级增加，所以全并行ADC的精度一般不超过10位。

并行ADC可以在一个时钟周期内完成所有位的模/数转换，因此并行ADC的转换速度非常快，其采样速度一般超过1GHz。

一些ADC可以在不使结构复杂的同时也能实现模/数转换的功能，如著名的折叠型ADC。

2.1.1 直流参数

直流参数描述了在不考虑动态特性时ADC传递函数的精度。至于ADC的动态特性，如由采样保持电路引起的输入频率非线性，我们将在2.1.2节中介绍。

1.增益与误差

ADC的传递函数定义了端点电压。单极型ADC以0V作为波谷电压，以参考电压或参考电压的整数倍作为电压峰值。双极型ADC的输入电压范围为负参考电压的整数倍到正参考电压的整数倍。单极型和双极型ADC的输入电压范围如图2.3所示。其中，FS（Full Scale）表示满刻度值。

在通常情况下，信号利用单边走线并以电源地电位为参考电压，这种信号称为单端信号。单端信号的工作方式特别适用于以 ± 15V为电源电压的应用中，在这种情况下，地线独立于回流电流。

随着半导体制造工艺尺寸的进一步缩小，电路电源电压也随之减小。目前，单电源的5V电源电压已经成为业界的普遍应用标准。在这些应用中，电源电流通过地电位返回输入源，此时的地电位也作为单端信号的参考电位。任何直流电源电流都可以通过地电阻上产生直流电压，因此要以固定电位的地电位作为参考。对于一些时钟系统，情况可能更为恶化，因为这些时钟系统可能为数字电路或DC—DC转换器。它们会向地平面注入脉冲电流，并通过寄生地电阻或电感产生噪声电压。如果在应用中以含有噪声电压的地电位作为单端信号的参考电位，并且此时的地电位不为0，那么在传输信号中就会引入误差。

对于单端信号，开关引起的电荷注入效应是另一种误差源。在电路设计中，开关主要应用在采样保持电路中。

因此，现今采用单电源供电的ADC大都采用差分结构。这就意味着ADC要对正输入信号（INP）和负输入信号（INN）之间的差分电压进行转换。电路中不同的信号类型如图2.4所示。噪声和失真信号对输入信号来说是共模信号。差分结构可有效抑制噪声和失真信号对输出信号造成的干扰。此外，设计者还经常使用伪差分结构。该结构的一个输入端接固定电位（典型值为0V）。在双极型ADC中，该输入端可以连接2.5V电压。在应用中，如果将地电位或2.5V直流电压与输入信号一同作用在输入端，并与输入信号平行走线，那么可有效地抑制噪声信号带来的失真。

全差分结构的负输入信号与正输入信号是反相平行的。这种结构可使输入电压的动态范围增加一倍而又不会超过电源电压。利用这种方法，设计者可以增加一倍的输入信号幅度而不产生失真信号，同时可有效增加系统的信噪比。

以德州仪器公司生产的基于折叠闪存结构的ADS12D1800RF芯片为例，其模拟输入信号参数如表2.1所示。在表2.1中，全差分信号被定义为“满刻度差分输入电压范围”。共模输入电压受“电压范围”的限制。在通常情况下，输入信号（INP和INN）范围与共模输入电压范围一样，也可定义为差分信号幅度的函数。

增益误差是指实际输入电压范围与理想输入电压范围之间的差值与理想输入电压范围的比值，即

参考电压和地电位误差造成的并行ADC终端节点误差如图2.5所示。

输入电压范围定义为最大数字码对应的电压减去最小数字码对应的电压再加上2LSB。增益误差一般采用满刻度值比值的形式表示，即

理想输入电压范围应该与参考电压大小相等。单极型ADC的增益误差如图2.6所示。双极型ADC的增益误差如图2.7所示。

失调误差是指输入电压为0V时发生的偏移。因此，失调误差又称单极零误差和双极零误差。单极零误差与NFS相等。失调误差可以用第一个数字码对应的转换电压减去0.5LSB表示（见图2.8）。第一个数字码理想转换曲线应该定位到0.5LSB处。如果输入电压为0V，则理想的双极型ADC将在000和111之间输出半个LSB。

在信号通路中，增益误差和失调误差经常会受到电路中含有电阻的放大器的影响。因此，增益误差和失调误差一般要在电路中进行校准，所以它们的绝对误差并没有太多的参考价值。

双极型ADC的失调误差如图2.9所示。

2.微分与积分非线性

ADC中每个数字码对应的宽度都应该是1LSB，假若ADC的传递函数曲线中数字码对应的宽度不是1LSB，则认为该数字码存在微分非线性（DNL）。ADC的微分非线性可表示为

电阻或电容匹配、比较器的失调误差及电阻的电压系数等因素（误差源）都会引起ADC的非线性，这些误差源已在并行ADC（见图2.10）中标出。其中，该ADC的输入有效转换电压受到比较器的失调误差的影响，导致第五个和第六个输入转换电压都是2.50V。

如果ADC的相邻数字码之间距离大于1LSB，则DNL为正值，否则DNL为负值。如果一个数字码不存在（DNL=-1LSB），ADC则会出现“失码”的状况。

从数学的角度来看，积分非线性（INL）可表示为微分非线性（DNL）在指定范围内的积分。如果在NFS与PFS之间连接一条直线，INL则表示实际有限精度的传输特性与该直线的垂直距离，即

图2.10所示的并行ADC的传输特性曲线如图2.11所示。图2.11中传输特性曲线的非线性如表2.2所示。

因为ADC的失调误差、增益误差、积分非线性及微分非线性都是以直流输入电压衡量的，所以这些特性又称ADC的直流特性。通过端点计算INL如图2.12所示。通过最佳拟合曲线计算INL如图2.13所示。

2.1.2 动态特性

ADC的输出数字码表示一个特殊的电压，即 V _code =数字码 × LSB。另一方面，1LSB完整的输入电压范围可通过该数字码体现。实际输入电压 V _in 和电压 V _code 之间的差称为量化噪声。

总噪声在频域中是通过傅里叶变换进行评估的，即

ADC将连续时间信号 f （ t ）转变成离散时间信号 f _n （ t ），如图2.14所示。从数学的角度来讲，等距脉冲信号 i （ t ）可表示为

所以，采样信号 f _n （ t ）可表示为

将式（2.8）进行傅里叶变换：

可见，采样信号 f _n （ t ）产生周期性频谱，采样频率（采样速度） f _s （ t ）等于1/ T _s 。

如果要将连续时间信号从采样信号的频谱中恢复出来，必须满足以下两个条件。

（1）原始信号频谱 F （ f ）的带宽必须限制在- f _s /2～ f _s /2之间。只有这样， F _s （ f ）的基频谱（已采样信号在- f _s /2～ f _s /2之间的频谱）才能与 F （ f ）保持一致。

（2）采样信号通过角频率为 f _s /2的低通滤波器。

若使已采样信号通过低通滤波器将连续时间信号完全恢复出来，最大信号频率 f _max 必须满足：

式（2.10）称为奈奎斯特采样定理。

奈奎斯特采样定理在应用上有一定的局限性。首先，理想的低通滤波器是不存在的，而且已采样信号可以表示成不同比重的脉冲信号的叠加，而数字信号借助输出方波信号的DAC可以得到恢复。其次，采样信号必须是等间距的，否则会因采样时间 nT _s 的抖动而引入额外的误差。最后，ADC的量化误差也会引入数字信号当中。

如果 f _n （ t ）不仅在时域上是离散的，而且是周期性的，那么得到的频谱 F _s （ f ）也是离散且周期性的。在时域和频域上，信号可分别表示成关于 N 个等距离散信号 f [ nT _s ]叠加和的函数，即

式中， 为连续时间信号在频率为 时的幅度，又称幅值密度（bin），单位为V/Hz。

频率为 μ 时的幅值密度二次方又称 μ 的功率，即

对 N 位ADC的输出信号进行采样，然后借助式（2.11）可计算出该输出信号的频谱，这种变换称为离散傅里叶变换（DFT）。DFT要进行（2 N ） ² 次乘法运算。如果 N =2 ^k ，这种不同于DFT的运算规则称为快速傅里叶变换（FFT）。

总之，借助FFT可将ADC的输出数据转换成频谱，如果对连续时间信号的一个或多个周期等距离采样 N 次（ N =2 ^k ），则称为相干采样。

如果ADC的输入信号是正弦信号，此时输入信号限制在1bin内，而噪声信号和谐波信号将限制在其他bin内。谐波信号是随频率出现的信号，其频率是输入信号频率的整数倍。ADC传递函数的非线性导致谐波信号的产生。

一个16位ADC以1.024MHz的数据传送速度对频率为10kHz的正弦信号进行转换，并将转换结果中4096个样本进行FFT，其结果如图2.15所示。 N 个样本产生 N /2bin，根据奈奎斯特定理，bin的最高频率是数据传送速度的一半（512kHz）。相邻bin之间相隔为1024kHz/4096=250Hz，它们都是信号频谱的采样。最低位的bin携带有直流输入电压的幅值，频率为10kHz的正弦输入信号的幅值包含在40bin中。

输入信号可以称为基波或1次谐波，输入信号在两倍频率处称为2次谐波，以此类推。例如，40bin、120bin、160bin等都包含有谐波成分，而噪声信号则分布在其他bin当中。

如果ADC在内部时钟的作用下工作，相干采样是不可能的。在这种情况下，从数学的角度来说，窗函数可起到调节输入信号的作用，强制输入信号的起点和终点都在零点处。不相干采样的输入信号FFT的结果如图2.16所示。

当信号的频率大于数据传送速度的1/2时，信号则在基带以内。数字化过程中信号理论上的折叠过程如图2.17所示。例如，信号的bin总数为2048，而基波包含在1000bin中时，那么2次谐波将包含在2000bin中，3次谐波包含在1096[2048-（3 × 1000-2048）]bin中，4次谐波包含在96bin中，5次谐波包含在904bin中，6次谐波包含在1904bin中，以此类推。

N 位ADC的数字输出可以表示成与LSB成整数倍的电压形式，即

用数字码表示的 V _in 和 V _code 的差值称为量化噪声err _qu 。加入量化噪声err _qu 的ADC传递函数如图2.18所示。

量化噪声的平均功率 N _qu 可通过式（2.15）计算得到，当正弦信号作用于ADC的输入端时，式（2.16）表示的是该输入信号的功率 S 。式（2.17）揭示了式（2.15）和式（2.16）共同决定了该输入信号的信噪比（SNR）。

通过式（2.17）可计算得到理想的16位ADC的信噪比是98dB。量化噪声并不是唯一的噪声源，像采样噪声、热噪声及闪烁噪声等噪声源在分析时也要考虑。

SNR可以通过FFT数据计算得到，即

式（2.18）中，分子是输入信号bin的功率；分母是除直流信号bin P （1）以外，其他信号bin的功率之和减去9个谐波功率之和，其中 k =1，2，3，…，9。根据IEEE定义，输入信号bin的功率可用来计算总谐波失真。

通过式（2.17）可计算ADC的有效位数（ENoB），即

式（2.19）中的SINAD不仅包括噪声信号bin，还包括谐波信号bin，式（2.20）是SINAD的计算公式。低频信号的谐波一般是很小的，以至于SNR与SINAD有着相近的计算结果，即

ADC的非线性是产生谐波的原因，而噪声信号不是产生谐波的原因。因此，可将所有谐波功率 P （ ks ）相加得到的和，除以 P （ s ），此比值定义为总谐波失真。在大部分的ADC产品中，总谐波失真一般包括9个谐波功率，一些公司定义的总谐波失真只包括其中3个谐波功率。

在ADC中，无杂散动态范围是指信号功率与剩余频率bin功率的差值。

由于信号发生器性能的限制，很难对频率大于40kHz、SNR超过85dB的ADC进行交流测试。因此在很多应用中，SNR一般是通过直流测试估算得到的。16位逐次逼近型ADC的数字码柱状图如图2.19所示。

在一般估算中，方均根噪声等于输出码的标准偏移量。在图2.19中，标准偏移量是0.5LSB。16位ADC的方均根信号满刻度值是 ，所以SNR近似为 。

2.1.3 数字接口

ADC的数字输出端要与微控制器、数字信号处理器或FPGA（现场可编程逻辑门阵列）等集成模块进行通信，这一过程是通过数字接口完成的。通信集成模块的数字接口电压必须和通信协议保持一致。

电子元器件工程联合委员会定义了微电子产业的标准。本书讨论的工业产品广泛使用CMOS标准。由JESD12-6定义的5V CMOS标准如表2.3所示。由JESD8C.01定义的3.3V CMOS标准如表2.4所示。数字接口电压一般被认为是电源电压的函数，通常以DVDD或VIO命名。

数字输入电压范围是特别重要的一项参数。它定义了一个高输入电平 V _IH 和低输入电平 V _IL 。同样，数字输出电压也限定在高输出电平 V _OH 和低输出电平 V _OL 之间。输出电压取决于负载电流（ I _OH 和 I _OL ）。

20世纪90年代末，电源电压从5V迅速地降至3V或3.3V（DVDD）。因此，许多公司在很宽的范围内定义接口电压。节选由TI公司生产的ADS1282数据手册中接口电压如表2.5所示。一般产品的逻辑电平并没有降到1.8V以下，因为逻辑电平越低，信号对印制电路板上的干扰越敏感，同时使数据的无误传输变得更加困难。

两个相互通信的集成模块除了要保持相同的接口电压，还必须有相同的协议才可以进行通信。假设ADC输出16位的数字码，那么其接口上需要16条并行的信号传输线进行通信，且一些额外的地址和同步线是必需的，这种接口称为并行接口。使用并行接口从IC中读出数据的过程如图2.20所示。使用并行接口向IC中写入数据的过程如图2.21所示。并行接口种类繁多，本书不再一一详述。

当从指定的IC芯片中读取数据时，要先拉低片选信号 电平以便选中设备。需要注意的是，一些设备可能要连接到同一接口上，当读信号 电平被拉低时，表示开始读操作，然后所选设备输出地址指向数据。如果地址发生改变，在主IC锁存数据之前要等待一个已定义的等待时间。

向设备写数据与向设备读数据的过程是相似的。拉低片选信号 电平表示设备被选中，可随意选择数据地址。拉低写信号 电平表示开始写操作，数据从主机传送到接口。当写 信号的上升沿到来时，被选设备将数据通过接口锁存在地址指向的寄存器当中。

因为并行接口具有快速传输数据的特点，通常将其应用于快速ADC或具有高带宽信道数的ADC中。并行接口不足的是需要3条同步线、16条数据线和可选地址线，而这些信号线在印制电路板上会占据大量的面积，而且通过并行接口传输数据的IC芯片也需要一个高带宽的引脚。因此，数据通常是按顺序传输的，这种工作模式一般称为串行接口。使用串行接口进行数据传输的过程如图2.22所示。

同样，在图2.22中，当片选信号 变为低电平时，设备被选中。包含地址的数据可以被双向传送，通过DIN端口将数据从主机传向设备，或者通过DOUT端口将数据从设备传向主机。每个时钟周期传送1位数据，这样的串行接口通常从数据的最高位（MSB）开始传输。当最大时钟频率约为50MHz时，每微秒大约只允许传输3个16位的数据，并将单信道设备的转换频率限制在每秒300万次左右。6通道同时采样的ADC将转换频率限制在每秒50万次，如TI的ADS8556和ADI的AD7656。串行接口的优势是只需要4条信号线。

I ² C接口只通过两条线（时钟信号线和数据线）就可以进行数据通信。当没有发生数据传输时，主机与从机之间的数据线必须保持高阻抗。为了保持数据线有效的逻辑电平，要使用上拉电阻。将上拉电阻与数据线上寄生电容的乘积定义为时间常数，这个时间常数将限制数据线上的最大数据传输频率（标准模式为100kHz，快速模式为400kHz，加强快速模式为1MHz，高速模式为3.4MHz），然后主机和从机只控制拉低时钟信号线电平即可。当电源电压全加到上拉电阻上时，I ² C芯片功耗将会很高。I ² C接口在工业中应用时的数据传输频率很低，所以该接口很少被使用。

2.1.4 功耗指标

在一些应用中，功耗和电流消耗是要重点考虑的因素。在工业过程控制中，信息通常借助4～20mA之间的电流进行数据传输。有时这种电流不仅可以用于传递信息，而且可作为电路的电流源。因此，控制电路要限制消耗的电流为4mA。为了降低电路的功耗，我们需要设置诸如睡眠模式和掉电模式等不同的省电模式，它们的剩余功耗和恢复时间有所不同。

一些设备要求必须最小化其功耗。例如，手持设备中由电池驱动的手机或具有高密度电池的电气设备的总功率耗散会引起发热问题，所以必须最小化它们的功耗。此外，高频元器件（如ADS12D1800RF）会产生显著的功耗。

2.1.5 时钟抖动

我们希望以等距离的时间步长捕获数据，但采样模拟输入电压的数字信号边沿会在时域上出现或左或右的偏移，这种现象称为孔径抖动。由于经常采用时钟信号捕捉模拟输入信号，所以孔径抖动通常又称时钟抖动。当发生时钟抖动时，动态输入信号的电压值将会改变，从而捕获到错误的电压信号。由于时钟抖动造成ADC的采样误差如图2.23所示。

假设输入信号是幅值为 A 、频率为 f 的正弦信号，最大误差 ε 为

式（2.22）同样假设了理想误差应小于1LSB。如果模拟输入信号满量程是幅度的两倍，那么可以用2 ⁿ LSB代替2 A 。因此，允许最大时钟抖动时间Δ t _max 可表示为

随着分辨率和输入信号频率的增加，对时钟抖动时间的要求也越来越高。假设在通信应用中，输入信号的频率为500MHz，并且ADC具有12位的分辨率，那么时钟抖动时间必须小于155fs。在工业应用中，信号频率通常小于100kHz，ADC的分辨率通常达到16位以上。对于这种情况，时钟抖动时间必须小于50ps。 XIxcEc3Wmn5DT0R4BwVDdbH3vwZRcvCb4MW6ivK50TfazNbjrpFaD0vzKI4M06FL