1.2 采样保持电路及跟踪保持电路

采样保持（Sample-and-Hold，SH）电路及跟踪保持（Track-and-Hold，TH）电路是执行采样操作的主要电路。在本节中，我们会对采样保持电路的性能指标、构成元器件及基本应用结构进行讨论。

1.2.1 采样保持电路

前面我们已经讨论过采样原理。对于采样保持电路的设计，要综合考虑采样过程造成的限制，并最优化采样功能。采样功能通常都是由跟踪保持电路来完成的。跟踪保持电路可以在ADC的采样周期内产生一个稳定的输入信号。跟踪保持电路主要由一个开关和一个电容组成，如图1.13所示。

在图1.13中，在开关导通期间，电容上的信号跟随输入信号变化（跟踪相位）；在开关断开时，电容上的信号保持为开关断开时刻的最终值（保持相位）。这个开关断开时刻称为理论采样点。两个跟踪保持电路串联起来，构成采样保持电路。其中，第二个跟踪保持电路由采样信号的反相信号进行触发。跟踪保持电路和采样保持电路的输入和输出信号的变化如图1.14所示。在整个采样周期内，采样保持电路可以保持信号不变，这使得后级电路可以进一步对采样保持电路的输出信号进行处理。

在ADC中，跟踪保持电路和采样保持电路都可以用于在特定的采样时刻，对模拟输入信号进行采样操作。采样保持电路可以在一个时钟周期内，将输出信号保持在采样时钟断开时的最终电平上，保证在模/数转换期间可以重复使用该信号。在模/数转换过程中，采样保持电路的作用如图1.15所示。

采样保持电路的另一个应用是在数/模转换过程中，将狄拉克脉冲序列恢复成连续时间信号。在数/模转换过程中，采样保持电路的作用如图1.16所示。DAC的输入信号是一系列对应于采样时刻而获得的数字码（这些数字码可以从ADC或其他数字信号处理电路中得到）。

我们对采样保持电路的输出信号进行频谱分析，同样可以得到理想的采样数据及输入信号的倍频信号频谱。在时域中，可以直接利用采样时刻的采样值作为该采样周期内所有时刻的值。零阶、一阶及高阶采样保持电路的输出信号如图1.17所示。从图1.17中可以看出，只要使用足够高阶的采样保持电路，我们就能恢复出采样信号。

在大多数DAC中，后级电路会使用插值模拟滤波器进行数据平滑，所以通常只会使用零阶采样保持电路。此外，在采样周期内，数字输入信号都会存储在数据锁存器中，所以零阶采样保持电路都处于空闲状态。基于这种机制，无论电阻串型DAC还是电流型DAC，都可以在任意时刻进行数/模转换。但当DAC的输出信号要在采样周期内完成建立时，就应该在输入端添加一级采样保持电路，以防止在输出端出现不完全的转换结果。当DAC的输出信号存在“毛刺”时，采样保持电路可以去除这些“毛刺”，并提高转换数据的质量。因此，采样保持电路的输出信号可以被后级电路在任意时刻进行处理，这也对采样保持电路提出了更高的设计要求。

在整个保持周期（ T _h ）内，零阶采样保持电路对采样时刻的采样值进行保持，但改变了采样信号的形状。这种改变是通过一个传递函数来实现的。我们可以认为这个传递函数的脉冲响应就是在整个保持周期内，将狄拉克脉冲序列乘以常数“1”得到的，即

在频域中，零阶采样保持电路的传递函数 H （ ω ）可以通过傅里叶变换得到（这个变换的结果具有时间量纲）。为了得到一个无量纲的传递函数，我们引入归一化的时间 T _s （采样周期），于是有

采样保持电路的时域和频域响应如图1.18所示。当保持周期逼近狄拉克函数时，采样保持电路的传输特性在整个频带范围内保持不变。当保持周期等于采样周期时，传递函数在采样频率和它的倍频上会产生一个零点。

1.2.2 特殊的性能

在模拟域和采样数据域中，采样保持电路必须满足最高工作频率的要求。为了获得最高的信噪比，还必须尽可能地对采样保持电路输入最大幅度的信号。这两项要求使得采样保持电路成为实现最优化转换性能的关键因素。采样保持电路的性能通常包括失真（总谐波失真）、信噪比、功耗等。除了这些性能，采样保持电路的性能还包括平台误差、电压降、穿通效应和孔径时间。

1.平台误差

脉冲信号会使保持电容上的电压产生同步下降，这种现象称为平台误差。MOS或BJT的基极电荷导电层的移除会使电荷流回源极及保持电容中，从而引起平台误差。

2.电压降

在采样保持电路中，保持电容上的电荷可能发生泄漏，这时输出信号会产生电压降。在BJT电路设计中，该泄漏是由BJT的基极电流引起的。这种影响会导致采样频率下降很多。在深亚微米工艺中，BJT栅极较薄，更容易产生电压降。

3.穿通效应

在采样保持电路中，穿通效应描述了从输入信号到输出信号的转换过程中，MOS开关的源漏电容引起不期望的耦合通孔连线或残余电荷耦合。在集成电路中，穿通效应影响较小，但通常仍要通过T形开关电路进一步降低该效应。

4.孔径时间

孔径时间是指决定采样值所需要的时间。通常，孔径时间较短。在采样保持电路中，NMOS开关在开始关断后，可能会保持较长的导通时间，这会导致孔径时间的增加。

通常，希望孔径时间越短越好，但双斜率ADC却具有非常长的孔径时间。这是因为双斜率ADC的输入信号要在孔径时间内进行积分，以滤除高频段的噪声。

1.2.3 电容和开关的应用

1.电容

在跟踪保持电路和采样保持电路中，开关和电容是最主要的两个元器件。为了获得40dB以上的信噪比，要尽可能地降低电路中的 kT / C 噪声，此时电容值主要由 kT / C 噪声决定。对开关的要求主要取决于电容的使用方式。若将一个电容具有较大寄生参数的极板（通常是底极板）连接地时，就可以将其看成一个电压缓冲器。在大多数电容应用中，电容作为电压-电荷转换器（电荷存储器）使用，这就要求该种转换必须具有线性关系。

在CMOS开关工艺中，不同的应用要选择不同的电容，具体分析如下。

（1）在大多数应用中，扩散电容并不适用。因为它自身容易产生电荷泄漏，并且具有非线性及单位面积电容值小的劣势。

（2）栅-沟道电容具有最大的单位面积电容值。然而，这类电容需要较大的开启电压，且这个开启电压往往要超过晶体管的阈值电压，这意味着在电路中会产生较大偏置电压。

（3）互连层可以产生顶层平板电容和边缘电容。将不同的互连层层叠，奇数层和偶数层即可形成平板电容。这类电容不需要偏置电容，具有较好的线性度，并可抑制寄生效应。

（4）在一些工艺中，也可以使用金属-绝缘层-金属电容。

（5）在一些更古老的工艺中，也会使用双层多晶硅电容。但它的耗尽层会产生电压的非线性，对电路产生不利影响。

大多数电容结构都会有一定的非对称性，这主要是因为其中一个电容极板靠近衬底造成的。在电路拓扑结构中，我们通常都要将对噪声更不敏感的电容端口布置在靠近衬底的位置，从而减小衬底噪声对电容的影响。此外，应减小平行线之间的耦合电容。最后，要保持时钟线远离电容，或者在两者之间加入地线。

2.开关

对于跟踪保持电路的开关，其导通电阻必须非常小且保持常数，而其关断电阻则为无穷大。对于MOS开关，它的导通电阻依赖于栅极电压与阈值电压的差值，即

当输入电压小于栅极电压与阈值电压的差值时，NMOS导通，且最大的栅极电压可以等于电源电压；当输入电压高于栅极电压一个阈值电压时，PMOS导通。在低电源电压和大信号传输时，MOS开关中与电压相关的电阻会造成孔径时间的差异，并产生信号失真。不同尺寸MOS开关对保持信号的影响如图1.19所示。

当将一个频率为10MHz的输入正弦信号采样到10pF电容上，且MOS开关的尺寸为50/0.1µm时，仿真结果显示没有对输出信号产生负面影响；但是，当MOS开关的尺寸缩小到原来的1/10时，仿真结果明显显示在更高的电压处，输入信号和输出信号之间的延时有所增加。这是因为在更高的电压处，MOS开关具有更少的沟道电荷，同时 RC 时间常数也随之增加。这种与输入信号有关的孔径时间效应也是一种失真。

假设在整个输入信号范围内电阻的变化为Δ R ，那么有

当输入信号 V _in （ t ）为0.5 V _in,peak-peak sin（ ωt ）时，电流值主要由电容值决定，即

I ( t )≈ ωC× 0.5 V _in,peak-peak cos( ωt )

这时，电阻上的电压降分为线性项和二次项。其中，二次项可以被认为是出现在电容上的失真项，并可以表示为

在固定电压控制的简单开关电路中，开关导通电阻与输入信号相关。一种应用较为广泛的低阻抗开关——CMOS开关如图1.20所示。其中，NMOS与PMOS两个晶体管相互补偿对方导通性较弱的区域。在整个输入电压范围内，CMOS开关的电阻变化较小，导通电阻较为恒定。CMOS开关的应用也意味着在NMOS与PMOS的栅极要同时获得时钟信号。如果PMOS在NMOS之前导通，这就会产生孔径时间的差异，从而产生输入信号失真。此外，CMOS开关会对输入信号幅度产生一定的调制作用。

采用CMOS开关的优点在于CMOS开关在导通时具有相对稳定的导通电阻，从而减小输入信号采样时产生的失真。但随着电源电压的下降（如1V以下的电源电压），CMOS开关已经处于截止边缘，无法对输入信号进行采样。

如图1.21所示，当采用CMOS开关进行采样时，由电源电压作为NMOS的栅极驱动电压，由地电位作为PMOS的栅极驱动电压，两者的时钟信号相位相反。当输入信号为0时，NMOS的栅源电压即为电源电压，即 V _GS = V _DD 。这时，即使电源电压低至0.6V，也足以使得NMOS导通。

在0.13 μ m CMOS开关中，对于NMOS，典型的NMOS阈值电压约为0.3V；当 V _GS - V _T ≥0.2V时，NMOS才能良好地导通，此时最小的 V _GS 为0.5V；根据 V _GS = V _DD - V _in ≥0.5V，可以得到 V _in ≤ V _DD -0.5V；如果输入信号 V _in 继续增大，则NMOS不能导通。

对于PMOS，有 V _in = |V _GS |-| V _T |≥0.2V，所以可以得到 V _in ≥0.5V；当输入信号 V _in 更低时，PMOS将不能导通。

综合以上讨论，输入信号要限制在0.5～（ V _DD -0.5）V的范围之内。0.13 μ m CMOS开关的标准电源电压为1.2V。为了在CMOS开关导通时完成采样，输入信号只能局限在0.5～0.7V的狭小输入范围之内，这就严重限制了ADC的动态范围。如果要进一步进行低功耗设计，就要降低电源电压。当电源电压下降至1V时，输入信号 V _in 的输入范围就几乎被压缩为0V。此时，CMOS开关无论何种情况都无法导通。

我们还可以得到另一个结论，即要对最小电源电压进行限制。仍以0.13 μ m CMOS开关为例，为了使CMOS开关具有较好的导通状态，电源电压的最小值不得低于两倍的（ V _T + V _Dsat ），即 V _Dsat =0.2V时，最低的电源电压不得低于1V，否则CMOS开关不能应用在采样开关中。

当电源电压低于两倍的（ V _T + V _Dsat ）时，如何才能保证采样开关的有效性呢？目前，主要有以下3种方法来解决这个问题。

（1）改进工艺。在0.35 μ mCMOS开关工艺中，通常将CMOS开关设置为两种栅氧化层的厚度。其中，较薄的栅氧化层具有较低的阈值电压；较厚的栅氧化层则具有较高的阈值电压和较低的泄漏电流，从而在数字电路中可以降低待机时的功耗泄漏。但随着阈值电压的降低，相应地会存在一些局限性。若阈值电压较低，则 i _DS - V _GS 曲线在弱反型区时会穿过 V _GS =0的坐标轴，即当 V _GS =0时，仍然存在泄漏电流，也就是亚阈区导电。由于阈值电压随着温度的变化率为2mV/℃，而CMOS开关芯片的工作时温度往往高达100℃，此时阈值电压可能比常温时低200mV；同时，亚阈区泄漏电流与 V _GS 呈指数关系。因此在CMOS开关芯片温度较高时，较大的泄漏电流也会引起CMOS开关芯片额外的功率耗散，无法实现CMOS开关芯片低功耗。

（2）采用电压乘法器提供超过电源电压的输出电压。该输出电压只作为CMOS开关的栅极驱动电压，CMOS开关中几乎没有电流，因此这种方法使CMOS开关附加功耗较小。电压乘法器通常由多级二极管和电容组成。电压乘法器的级数越多，输出电压越大，且电容越大，输出功率也越大。

电压乘法器存在以下一些不可避免的缺点。

① 因为电压乘法器的功率效率比较低，所以为了获得较大的功率效率，必须增大时钟频率及电容值，而高速时钟容易在衬底中注入脉冲干扰，在模拟电路中引入噪声。

② 必须仔细设计电压乘法器的输出电压范围，避免输出电压过高导致栅氧化层被击穿，从而引起可靠性问题。

③ 电压乘法器需要时钟驱动电路来驱动电容，且时钟驱动电路通常为片内 RC 振荡器，而 RC 振荡器会产生附加功耗，也会对衬底造成噪声扰动。

（3）采用低功耗运算放大器作为采样开关。这个低功耗运算放大器就是采样开关运算放大器。图1.22为传统开关电容积分器。其中， Φ ₁ 和 Φ ₂ 是相位差为180°的不交叠时钟信号。当 Φ ₁ 为高电平时，输入信号对采样电容 C _s 充电，输入信号 V _in 和参考信号 V _ref 分别注入采样电容 C _s 的两个极板；当 Φ ₂ 为高电平时，采样电容 C _s 上的电荷转移到积分电容 C _f 上。

在单电源CMOS开关电路中，通常都设置参考电压 V _ref 为一个正值。我们首先假设在0.13 μ m CMOS开关中，阈值电压为0.3V，输入电压为0.6V，电源电压为1V，参考电压为0.2V。若在 Φ ₁ 为高电平时进行采样，则输入的栅源电压 V _GS = V _DD - V _in - V _ref =1V-0.6V-0.2V=0.2V，这时 V _T =0.3V， V _GS ＜ V _T ，因此CMOS开关处于截止状态，无法对输入信号进行采样。

一种解决采样开关在较低的电源电压时无法导通的有效方法就是在串联的开关电容积分器中插入采样开关运算放大器来代替CMOS开关。带有采样开关运算放大器的串联积分器如图1.23所示。虚线框内的采样开关运算放大器代替了原来电路中的CMOS开关。

从图1.23中可以看出，虚线框中的积分器在 Φ ₂ 为高电平时与前级输出端相连，电容 C _s1 的左极板和右极板分别加载前级的输出信号和参考电压；当 Φ ₁ 为高电平时，电容 C _s1 的左极板加载参考电压，根据电荷守恒，此时 C _s1 的右极板即变为前级的输出端，其输出信号到下一级积分器中进行采样。由于各个CMOS开关的栅源电压 V _GS 都为 V _DD - V _ref ，因此即使CMOS开关在较低的电源电压时，也能保证CMOS开关的导通。

典型的采样开关运算放大器如图1.24所示。采样开关运算放大器的基本结构为一个Class-A的两级密勒补偿结构，且为了满足开关的需要加入了两个由时钟信号控制的M ₉ （NMOS）和M ₁₀ （PMOS）。

采样开关运算放大器工作原理：当时钟信号 Φ 为高电平时，M ₁₀ 截止，M ₉ 导通，采样开关运算放大器处于正常工作状态；当时钟信号 Φ 为低电平时，M ₁₀ 导通，将M ₅ 、M ₇ 和M ₈ 的栅极电压都拉至电源电压，使得这3个晶体管截止，此时M ₉ 也截止，采样开关运算放大器停止工作。

再回到MOS开关的讨论中。我们知道，MOS开关要在源极和漏极之间建立一个沟道电荷层才能导通，而沟道电荷又是栅电容和栅源电压的产物。在简单的跟踪保持电路中，有效栅源电压为 V _DD - V _T - V _in ，即一个固定的栅极驱动电压减去输入电压。在这个情况下，沟道电荷与输入信号是相关的。如果MOS开关关断，那么在保持电容中将会增加一部分信号电荷和一部分常数电荷，即

在实际情况中，当进行采样时，微小的输入信号会被放大，从而会损坏流水线型或基于算法实现的ADC。在一些先进的工艺中，MOS开关的沟道电荷较少，因此上述电荷的变化不会产生过多的负面效应。

当MOS开关关断时，我们必须移除MOS开关中存储的电荷，这样才能在下一个采样周期时获得精确的采样值。在实际中，MOS开关中总会留有一部分残余电荷，而这部分残余电荷会平均分布在信号源和保持电容上。通常，MOS开关的通断都具有一定的上升时间和下降时间，这时候沟道就不能被看成一个单一的元器件，而必须被看成一条传输线进行分析。MOS开关的沟道电荷从传输线的一端流向MOS开关的输出端。MOS开关两端阻抗的不同及MOS开关非理想的上升和下降时间导致采样电容上产生不期望的信号分量。在一些电路中，我们可以通过在跟踪保持电路的输入端添加电容平衡MOS开关两侧的阻抗值。

在输入信号和保持电容之间有时会存在容性耦合，产生时钟信号馈通。为了消除这种效应，我们可以采用T形开关的方法。T形开关电路如图1.25所示。其中，T形开关的两个串联晶体管由采样脉冲控制；第三个晶体管连接在两个串联晶体管的源极和地之间，由采样脉冲的反相信号进行控制。

3.底极板采样

我们之前讨论了与输入信号有关的沟道电荷会影响采样过程。为了消除这个影响，通常采用底极板采样的方式来解决。底极板采样的结构及时序如图1.26所示。其中，采样电容的底极板通过MOS开关连接地，M _2A 、M _2B 略微在M _1A 、M _1B 前导通，使得M _1A 、M _1B 的时钟信号馈通和电荷注入不会对输出信号产生影响，而M _2A 、M _2B 的时钟信号馈通和电荷注入会对输出信号产生影响，从而使引入的输出信号误差通过差分结构消除。即便M _2A 、M _2B 的时钟信号馈通和电荷注入对输出信号的影响存在差异，但M _2A 、M _2B 的尺寸一般较小，所以引入的输出信号误差往往也可以被控制在精度要求范围之内。

4.栅压自举开关

为了克服各类失真及非理想效应，在采样保持电路中，通常采用栅压自举开关。

栅压自举开关的工作原理：在采样开关（栅压自举开关）导通时，采样开关的栅漏电压恒定，从而降低了采样开关引入的谐波失真。栅压自举开关电路如图1.27所示。其中，S ₁ 、S ₂ 、S ₃ 、S ₄ 、S ₅ 为开关； C 为自举电容；MS为采样开关。当CLK（时钟信号）有效时，MS关闭， C 两端电压被充电到 V _DD ；当 有效时，MS导通，MS的 V _GD 为 V _DD 。栅压自举开关虽然可以降低导通阻抗和谐波失真，但也带来了可靠性的问题。在深亚微米的工艺下，如果MOS开关的G、D、S、B引脚中任意两个引脚的电压差超过1.7 V _DD ，就会带来可靠性的问题。

目前，栅压自举开关大致分为两类：有源栅压自举开关、无源栅压自举开关。有源栅压自举开关通常动态范围较高（大于100dB），但带宽有限，设计相对复杂。无源栅压自举开关又可分为有衬底效应无源栅压自举开关和无衬底效应无源栅压自举开关两类。栅压自举开关的动态范围决定了栅压自举开关的具体结构。典型的无源NMOS型栅压自举开关电路如图1.28所示。

无源NMOS型栅压自举开关的工作原理：当CLK为低电平时，MS处于保持状态，M ₅ 、M ₆ 导通，节点n ₃ 为低电平，M ₃ 、M ₂ 导通， V _DD 通过M ₃ 、M ₂ 对电容 C ₁ 进行充电， C ₁ 两端电压被充至 V _DD （忽略M ₃ 、M ₂ 的导通电压降）。与此同时，MS的栅极通过M ₅ 、M ₆ 接地，使其关断，M ₁ 和M ₁₀ 组成的CMOS开关在时钟信号CLK的控制下保持关断。由于M ₇ 导通，节点n ₅ 为高电平，M ₄ 截止，使节点n ₃ 与节点n ₂ 断开。这样MS的输入端电压变化不会影响到电路内各节点电压。当时钟信号CLK为高电平时，MS进入采样状态，M ₁ 、M ₁₀ 导通，使节点n ₁ 处的电压与输入电压 V _in 几乎相等，M ₂ 截止，M ₄ 、M ₈ 导通，节点n ₃ 处电位升高，M ₃ 截止，MS的栅极与源极分别通过M ₄ 、M ₁ 、M ₁₀ 与电容 C ₁ 连接，其栅源电压差近似为电容 C ₁ 上的电压 V _C 。栅压自举开关通过采样状态将内部部分节点电压提升，降低了电路的可靠性。当MOS开关尺寸进入深亚微米后，MOS开关4个引脚中任意两个引脚之间的电压差不能超过1.7 V _DD 。为了提高无源NMOS型栅压自举开关电路的可靠性，在电路中增加了功能上相对冗余的M ₉ 和M ₅ 。M ₉ 的作用是确保M ₄ 在导通时的栅源电压不超过 V _DD 。M ₅ 的作用是在CLK为低电平时，保证M ₆ 的 V _gd 与 V _ds 不超过 V _DD 。

需要指出的是，虽然电容 C ₁ 在保持阶段两端电压被充电到 V _DD ，但在采样阶段由于寄生电容的存在，使得保持在电容上的电荷发生电荷分享。发生这个电荷分享后，电容两端电压变为 V _C ，即

式中， C _pn1 、 C _pn2 、 C _pn3 分别为节点n ₁ 、n ₂ 、n ₃ 处的寄生电容。 C ₁ 上的电荷分享现象会给电路带来非线性因素。

从式（1.38）中可以看出， V _C 的大小决定着开关导通阻抗的大小。在 V _C 不变的情况下，加大MS的尺寸可以减小导通阻抗，提高开关的带宽，同时n ₃ 处寄生电容 C _pn3 也会增大， V _C 由于电荷分享的发生而变小。可见，在无源NMOS型栅压自举开关电路设计中存在尺寸、带宽之间的制约关系。所以，必须对无源NMOS型栅压自举开关电路中 C ₁ 的大小及各个MOS开关（特别是MS）的尺寸仔细设计。

5.对保持电容的缓冲设计

为了对保持电容的电压进行缓冲，可以采用源跟随器或源退化差分对作为缓冲器使用。这时，开环放大器的速度要和非线性进行折中设计。为了提高线性度，也可以采用反馈放大器。这类反馈放大器不但可以对保持电容的电压进行缓冲，也可以承担一部分模/数转换功能。因此在不同的ADC拓扑结构中，对缓冲器提出了不同的要求，具体有以下几方面。

（1）开关的信号带宽、缓冲器的输入、输出信号带宽都是互相关联的。在反馈结构中，开关的信号带宽通常要和缓冲器的输入、输出信号带宽相等，而缓冲器的输入、输出信号带宽又与运算放大器结构相关。通常，使用NMOS和NMOS输入级的缓冲器结构并不是一种最优的选择，因为这种结构会在通路上损失一部分的信号带宽。对于ADC来说，最优的缓冲器结构既可以允许较大幅度信号的传输，又可以使电路对工艺参数和电源电压的敏感度降低。所以，我们对跟踪保持电路的设计通常都从电路传输所需要的信号带宽入手。

（2）如果缓冲器由一个单位增益反馈运算放大器构成，那么该运算放大器的最小直流增益为

式中， ε 为建立误差。

从式（1.39）中可以看出， ε 未知，且为了获得更高的精度，要尽可能地降低 ε 。实际上，在大多数运算放大器结构中， ε 中的一部分与信号线性相关，并且会产生微小的增益误差。这种误差在大多数ADC中基本是可以接受的。

（3）采样信号建立的速度依赖于跟踪保持电路达到所需精度输出信号的时间。为了在一个采样周期达到所需的输出信号精度，缓冲器的单位增益带宽至少要等于采样频率。通常在采样信号的快速建立过程中，只有一小部分的采样脉冲周期用于采样信号建立，这时要求缓冲器的单位增益带宽大于采样频率的3倍以上。

1.2.4 跟踪保持电路

1.基本结构

为了驱动跟踪保持电路及保持电容，缓冲器必须满足跟踪保持电路对带宽、失真及时间精度的最大要求。在现代低电压集成电路中，缓冲器很难满足这些要求。在一些系统解决方案中，工程师们不得不用片外驱动器来使缓冲器满足这些要求。片外驱动器驱动片上跟踪保持电路如图1.29所示。

片外驱动器驱动片上跟踪保持电路的缺陷：该电路芯片的输入焊盘连接一个保护电路。这使得串联电阻和扩散电容会将输入端作为负载端，从而限制输入信号带宽，并使输入信号产生一定的失真。所以，跟踪保持电路通常采用栅压自举开关来保持导通电阻的恒定。

采用片外驱动器的方案存在一些不足之处。首先，为了对电容电压进行缓冲，要求缓冲器具有较大的输入范围，并且具有较高的共模抑制比（Common Mode Rejection Ratio，CMRR）；其次，缓冲器也会在电路中增加失调电压和1/ f 噪声。

为了使缓冲器获得较大的输入范围，同时克服其他不利因素，我们可以采用失调抵消技术的跟踪保持电路，如图1.30所示。在跟踪相位（时钟信号开关闭合）时，缓冲器是一个单位增益反馈结构。缓冲器的失调电压及低频噪声都出现在运算放大器的负输入端，并存储在电容中。在保持相位时，只有反相时钟信号开关闭合。运算放大器通过电容形成反馈。根据电荷守恒，这时的输出信号将会“复制”输入信号，从而保证在电容两端具有和输入信号连接时相同的电压。在这种情况下，输出电压就不会受到输入失调电压及低频噪声的影响。但是，由运算放大器产生的高频噪声则会被采样到信号中。失调电压到输出信号的传递函数为

假设时钟信号的占空比为50%，其在频域的传递函数可以表示为

从式（1.41）中可以看出，该传递函数有效降低了直流失调电压。然而，这种机制也将 f _s /2附近的信号放大了两倍，这是我们所不希望得到的。

下面讨论跟踪保持电路这类开关电容电路的噪声特性。跟踪保持电路在跟踪相位时的等效电路如图1.31所示。在跟踪相位的初始阶段，开关电阻中的连续时间噪声出现在电容上。同时，来自运算放大器负输入端的噪声也被采样到电容中。运算放大器的噪声主要由输入差分对噪声所决定。由于1/ g _m ≫ R _sw ，且开关电阻和采样电容的噪声又分布在一个较大的带宽范围之内，所以运算放大器的噪声在电路中是主要的噪声。

在图1.31中，用 表示运算放大器的噪声电压，而输出噪声电压 V _out,n 可表示为

反馈通路将输出噪声电压返回输入端。结合输入差分对噪声频谱及单位增益传递函数，可以得到跨导噪声修正系数 α 为1。式（1.42）中的系数2来源于两次不连续采样。这两次不连续采样分别是在跟踪相位时和保持相位重新连接时。系数（ f _UGBW π）/2≈1.57 f _UGBW 表示理想一阶传递函数能量的滚降特性。一级运算放大器的单位增益带宽由输入差分对的跨导和负载电容决定，即 f _UGBW = g _m /（2π C _load ）。二级运算放大器的单位增益带宽则由输入差分对的跨导和密勒补偿电容决定。于是，可得

因此，如果二级运算放大器的单位增益带宽与一级运算放大器的单位增益带宽成比例，那么密勒补偿电容则与一级运算放大器的负载电容大小相近。运算放大器的负载电容也包括了采样电容，这意味着采样电容的噪声电压大约为2 kT / C 。

在反馈相位之后，电容的噪声电压包括两部分：采样噪声电压及运算放大器产生的连续时间噪声电压。这些噪声电压将会在下一个周期中被采样。开关电容电路在一个周期内的开关动作会产生多个独立的噪声，而这些噪声能量最终相加，恶化该电路性能。

一种标准的差分跟踪保持电路噪声传输机制——基于跨导器的差分跟踪保持电路如图1.32所示。其中，一个跨导器替代了原来的运算放大器；在采样相位时，电容直接连接输入信号；在反馈相位时，电容直接连接跨导器的输出端。这个电路并没有抵消失调电压， kT / C 噪声只被采样了一次，而跨导器在跟踪相位中的噪声也没有被采样。

2.跟踪保持放大电路

一种更复杂的跟踪保持电路在跟踪、保持信号的同时，还可以对信号进行放大，其电路如图1.33所示。在跟踪相位时，开关S ₃ 闭合，将运算放大器连接为单位增益反馈电路，电容 C ₁ 和 C ₂ 并联连接输入信号；在保持相位时，开关S ₁ 通过电容 C ₂ 产生反馈通路，而开关S ₂ 将电容 C ₁ 连接地。这时， C ₁ 上对应输入信号的电荷就转移到 C ₂ 上，电路的输入电压和输出电压关系可以表示为

从式（1.44）中可以看出，对信号的采样使得噪声能量也增加了 C ₁ + C ₂ 倍。在保持和放大相位时， C ₁ 连接地。运算放大器的输入噪声也被放大了两倍，同时还加入了 C ₁ 的噪声。

虽然运算放大器的准确参数指标依赖于跟踪保持电路，但我们仍然可以给出一些大致的约束条件。为了获得足够低的失真值，运算放大器的直流增益要超过失真值。例如，要获得60dB的失真值，运算放大器增益要设计为60～70dB。在一些模/数转换结构中，积分非线性和微分非线性与电荷转移的精度有关。

因为大多数运算放大器在跟踪保持电路中都连接为单位增益反馈结构，所以在保持相位时，运算放大器的建立时间常数必须满足建立误差的要求，即为1/2π f _UGBW 。如果单位增益频率等于采样频率，那么时间常数2π只能满足一个完整的采样周期（e ^-2π =0.002）。我们通常都会选择单位增益频率为采样频率的1.5～2倍。在图1.33中，在保持相位时，运算放大器处于（ C ₁ + C ₂ ）/ C ₂ 倍的放大模式。因此，单位增益频率也应该增加相应的倍数。

对于高精度ADC，运算放大器的增益必须遵循式（1.39），才能避免不完全的电荷转移。另一种设计思路认为运算放大器输入误差为 V _out / A _DC ，通过降低输出电压可以降低输入误差，从而降低运算放大器增益，其电路如图1.34所示。

3.失真和噪声

从前面的讨论可知，在跟踪保持电路的设计中，必须对失真和噪声的影响进行折中考虑。

在如图1.35所示的理想射随器电路中，如果将输入信号复制到电容上，同时电流源提供理想的恒定电流，那么可以使晶体管中流出的容性电流 i _C 为j ωCV _a sin（ ωt ）。这个电流会对基极-发射极电压产生调制，即

对式（1.45）的等号两边的表达式取对数，并进行泰勒级数展开，取其前3项可得

如果理想射随器的输入信号为正弦信号，那么施加在电容的电压就包含2次项和3次项等。它们是整体信号电流的函数项，与基波的幅度比例称为调制深度。通常，采用差分电路可以消除2次项和其他偶次谐波项，但3次项和其他奇次谐波项仍然保留。

我们可以得到基波和3次失真电压分量：

从式（1.47）中可以看出，增大电流、减小信号幅度、降低频率或减小电容都可以降低3次失真电压分量的影响。从另一方面考虑，减小信号幅度和保持电容都会降低信噪比。失真与噪声电压相对保持电容的变化趋势如图1.36所示。失真与噪声电压相对保持电容的变化趋势正好相反，不可能同时得到最优化的失真和噪声电压。但对于给定电路的工作频率、信号幅度和偏置电流参数，存在一个最优的电容值可以最小化电路的噪声和失真电压。