3.1 流水线型ADC的工作原理

流水线型ADC是在子区结构的基础上，通过各级电路引入了采样保持放大电路，使各级电路可并行地对上一级电路得到的模拟余量进行处理的ADC。从转换过程来看，流水线型ADC的各级电路之间采用串行处理的工作方式，每一级电路的输入信号都是上一级电路的输出信号，只有每一级电路完成了工作后，下一级电路才能开始工作。但就每一步转换来看，各级电路都在工作，没有一级电路在“休息”，所以每级电路的工作方式又可看成并行的。

流水线型ADC的工作原理如图3.1所示。可见，典型的流水线型ADC由时钟电路、流水线型转换结构、延时对准寄存器阵列和数字校正电路组成。其中，流水线型转换结构由采样保持电路、减法放大电路、DAC组成的MDAC（Multiplying Digital-to-Analog Converter），以及Flash ADC级联组成。

流水线型ADC中各子级电路的结构如图3.2所示。它由一个低精度的子ADC和MDAC构成。在数据转换过程中，每一级MDAC首先对输入该级MDAC的模拟信号进行模/数转换并产生 B _i +r _i 位的数字码，然后将这个数字码通过子DAC转换为模拟量，并与该级MDAC的输入信号相减得到余差；该余差再被放大 G _i 倍并被送入下一级MDAC进行同样的处理。其中，单级增益 G _i 可以表示为

一个理想的MDAC输出信号可表示为

式中， D _i 由子级电路中的低精度子ADC决定， D _i ∈ [-（2 B _i -1），+（2 B _i -1）]。为了保证流水线型ADC正常工作，应选用双相不交叠时钟信号对各子级电路进行控制，使流水线型ADC中的前端采样保持电路和各级MDAC在采样相、放大相之间交替工作来完成转换。双相不交叠时钟信号 Φ _s 、 Φ _f 由时钟电路产生。其中， Φ _s 控制前端采样保持电路和偶数级的MDAC； Φ _f 控制奇数级MDAC。当时钟信号 Φ _s 为高电平时，前端采样保持电路和偶数级MDAC处在采样相，奇数级MDAC处在放大相。这时，前端采样保持电路对模拟输入信号进行采样，而偶数级MDAC则对奇数级MDAC放大输出的模拟余差信号进行采样。当时钟信号 Φ _f 为高电平时，前端采样保持电路和偶数级MDAC处在放大相，奇数级MDAC处在采样相。上述过程反复操作，输入信号就被各子级电路逐级串行处理，由于每级MDAC量化得到的数字码并非同步出现，所以采用延迟同步单元来进行同步。对于流水线型ADC使用冗余位的结构，要对每级MDAC得到的数字码进行重建，这就是数字校正模块的作用。对于不使用冗余位的流水线型ADC，就可以将同步后的数字码直接输出。

3.1.1 采样保持电路

采样保持电路的作用是对模拟输入信号进行准确采样，并将采样结果保持，即对连续信号离散化。在传统结构流水线型ADC中，采样保持电路的精度和速度决定了整个系统能够达到的最高性能。最简单的采样保持电路是由一个开关和一个电容组成的，如图3.3所示。

在图3.3（b）中，当CLK为高电平时，MOS开关闭合，此时输出电压 V _out 跟随输入电压 V _in 变化；当CLK为低电平时，MOS开关断开，电容保持了MOS开关断开时的电荷。以上结构虽然简单，但存在两个很严重的非理想因素：MOS开关的沟道电荷注入和时钟馈通。这两种效应将很大程度上影响采样保持电路的精度。为了克服MOS开关的沟道电荷注入和时钟馈通给采样保持电路精度带来的影响，引入底极板采样技术，如图3.4所示。

在图3.4中，M ₂ 比M ₁ 稍微提前关断（一般情况下这个提前的时间为几百皮秒），且M ₂ 关断时注入电容 C _H 的电荷量基本与输入信号无关；然后M ₁ 关断，此时电容 C _H 下极板悬空，M ₁ 不会注入电容 C _H 电荷，因此M ₁ 注入电容 C _H 电荷的非线性被消除。实际上， C _H 下极板并非悬空，而是有一个寄生电容的存在，如图3.4（b）所示，故M ₁ 仍会注入 C _H 少量电荷。实际上，采样保持电路中加入了运算放大器，从而利用高增益运算放大器差分输入端近似虚地和电荷守恒定律进行底极板采样，可以达到更高的精度。该种采样保持电路分为电荷转移型和电容翻转型。电荷转移型采样保持电路如图3.5所示。其中， Φ ₁ 和 Φ ₂ 为两相不交叠时钟信号。

电荷转移型采样保持电路在采样阶段跟踪输入信号，在保持阶段仅将采样电容中电荷量的差值部分传输到反馈电容，而共模输入电压仍留在采样电容中，所以电荷转移型采样保持电路能够接收大范围的共模输入信号，具有良好的共模抑制特性。电容翻转型采样保持电路如图3.6所示。

电容翻转型采样保持电路对信号进行采样后，在保持阶段直接将采样电容的一端信号翻转并接到运算放大器输出端，实现对被采集信号的保持。

对于以上两种采样保持电路，如果不考虑运算放大器输入端寄生电容的影响，在保持阶段，电荷转移型采样保持电路的闭环反馈系数为0.5，电容翻转型采样保持电路的闭环反馈系数为1，因而在闭环单位增益带宽相同的情况下，电容翻转型采样保持电路具有更低的功耗。电容翻转型采样保持电路的缺点：共模输入信号范围较小，在低电压应用时会增加运算放大器的设计难度。

3.1.2 MDAC

在流水线型ADC中，MDAC的主要功能是实现数/模转换、采样保持、相减和增益放大。作为流水线型ADC中的核心电路，MDAC的性能对整体电路至关重要。MDAC会带来多种误差。为了将这些误差降低到合理范围，目前通常使用带冗余位的MDAC结构。1.5位/级MDAC传递函数如图3.7所示。

MDAC结构如图3.8所示。其中， C _s 为采样电容； C _f 为反馈电容，且 C _s = C _f ； Φ ₁ 和 Φ ₂ 为两相不交叠时钟信号； Φ _1e 的下降沿超前于 Φ ₁ ，用于底极板采样。

当 Φ ₁ 为高电平时，前级电路输出信号被电容 C _s 和 C _f 采样。这两个电容所存储的电荷量为

当 Φ _1e 变为低电平时，与电容顶极板相连的开关先断开，减小了沟道电荷注入效应（底极板采样技术）；当 Φ ₂ 为高电平时，MDAC开启放大功能， C _f 的底极板与运算放大器的输出端连接，而 C _s 的底极板在子ADC输出的控制下连接+1/2 V _ref 、0或-1/2 V _ref 电平。在理想情况下，假设运算放大器的增益为无穷大，其在闭环工作时的正、负输入端电平相等且为0，则MDAC在减法放大阶段这两个电容存储的电荷量为

在采样阶段结束时，运算放大器的负输入端在整个保持阶段始终处于虚地，根据电荷守恒定律，有

联立式（3.3）、式（3.4）、式（3.5），得

式中， D 的取值为

由于 C _s = C _f ，式（3.7）可进一步简化为

式（3.8）为理想1.5位/级MDAC传递函数的解析表达式。上述MDAC结构是以1.5位/级为例的，若流水线型子ADC的有效转换位数 B _i ≥2，其分析方法类似。

3.1.3 比较器电路

在MDAC中，输出的数字码都是经比较器得来的。比较器的功能就是通过比较输入信号和参考信号的大小来得到输出信号。比较器的功能如图3.9所示。当输入信号小于比较信号时，比较器的输出信号为低电平 V _OL ；当输入信号大于比较信号时，比较器的输出信号为高电平 V _OH 。比较器并非理想的元器件，它存在着增益有限、速度有限和失调误差等非理想因素。首先，比较器的增益决定着比较器可以分辨的最小信号幅度，比较器增益越大代表能分辨的信号幅度越小，比较精度越高；其次，比较器的速度决定着比较器能否应用于高速的系统中；最后，比较器的失调误差可以看成输入信号与比较信号之间存在的由工艺实现过程引入的固定误差，并在一定程度上决定着比较器的应用范围。

使用传统的运算放大器可以提供比较大的增益。但由于其速度有限，所以很少在高速应用中使用。目前，常用的比较器的结构如图3.10所示。它是使用预放大器加锁存器的结构。

首先来分析一下锁存器。锁存器的结构可以看成两个反相器串联后首尾相连的环路。锁存器模型如图3.11所示。锁存器小信号模型如图3.12所示。

由锁存器小信号模型可得

式中， g _m 、 r _o 分别为反相器的跨导和输出阻抗。在式（3.9）、式（3.10）两边同乘 r _o ，整理可得

式中， A = g _m r _o 是反相器的增益； τ = r _o C _L 是反相器的时间常数。由式（3.11）、式（3.12）整理可得

设X、Y两点电压差的初始值为 V _XY0 ，则

式中， τ _eff 为等效时间常数。假设反相器的增益 A ≫1，则等效时间常数为

等效时间常数越小，锁存器的速度越快。由式（3.15）可知，输出负载 C _L 应尽量小，反相器跨导 g _m 应尽量大。

尽管通过合理的设计，锁存器可以达到比较高的速度，但也存在着一些问题。首先，由于锁存器的输入端存在较大的失调误差，这会影响比较器的精度；其次，由于锁存器输出的是大信号，所以锁存器输出信号的变化引入输入信号中会产生比较大的回踢噪声，而这个回踢噪声不但影响比较器的精度，还对参考电压电路产生一定的干扰。为了解决以上两个问题，在常用的比较器结构中，锁存器前增加了预放大器，使得等效到输入端的失调误差和回踢噪声有效减小，从而提高比较器的精度。预放大器的增益和带宽要求由比较器的设计指标决定。在设计指标比较严格的应用中，通常预放大器采用多级级联的方式，以达到高增益、高带宽的目的。

3.1.4 冗余校正

流水线型ADC的转换是逐级进行的，且各级电路输出信号有时序差。所以，要对流水线型ADC各级电路输出信号进行延迟，以便与其模拟输入信号保持同步。对流水线型ADC而言，前级电路输出信号应比后级电路输出信号延迟半个时钟周期，这可以通过数字延迟寄存器来实现。冗余校正是一种利用冗余位信息，有效校正比较器不精确和失调误差的技术。未采用冗余校正的2位/级流水线型ADC的传递函数如图3.13所示。其中，理想传递函数为灰色曲线；受比较器失调误差等非理想因素的影响，实际传递函数为黑色曲线。当输出信号超出 V _R 时，可能会产生失调误差。为了避免这一情况，引入冗余校正算法，以保证ADC转换系统的线性度。采用冗余校正后的1.5位/级流水线型ADC的传递函数如图3.14所示。

1.5位/级流水线型ADC采用冗余校正后，去掉了3/4 V _R 处的比较电平，即去掉了11编码，使子ADC只有00、01、10这3种输出信号；各级电路编码在全加器中循环累加时，不会发生溢出，从而不会产生失调误差，这样就增加了电路的容错能力。

冗余校正电路的基本结构如图3.15所示。将编码电路的输出信号作为冗余校正电路的输入信号，通过延迟电路处理实现各级电路输出信号的同步，进而经加法电路对最终结果进行累加完成校正。