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1.芯片级封装技术概述
20世纪90年代，随着半导体工业的飞速发展，芯片的功能越来越强，外引脚数不断增加，封装体积也不断增大。在这种背景下，日本富士通公司提出了一种超薄型封装形式，它主要由IC裸芯片和布线垫片组成，称为芯片级封装（CSP），其结构如图3-10所示。
图3-10 CSP的结构
根据J-STD-012标准的定义，CSP是指封装尺寸不超过裸芯片尺寸1.2倍的一种先进的封装形式。实际上，CSP是在原有芯片封装技术尤其是BGA小型化过程中形成的（曾也被称为μBGA，即微型BGA，现在仅将它划为CSP的一种形式），因此它具有BGA封装技术的许多优点。
2.芯片级封装的基本结构及分类
CSP的结构主要有4部分：芯片、黏结层、焊球（或凸点、焊柱）和保护层。黏结层是通过载带自动键合、引线键合、倒装芯片等方法来实现芯片与焊球（或凸点、焊柱）之间的内部连接的，是CSP的关键组成部分。目前全球有50多家IC厂商生产各种结构的CSP产品。根据目前各厂商的开发情况，可将CSP分为下列5种主要类别。
1）柔性基板封装
柔性基板封装是由日本的NEC公司利用载带自动键合技术研制开发出来的一种窄间距的BGA封装（简称FPBGA）。这类封装的基本结构如图3-11所示，主要由芯片、载带薄膜（柔性体）、黏结层、焊球（或凸点）等构成，其中载带薄膜是由聚酰亚胺和Cu箔组成的，采用共晶焊料（63Sn-37Pb）作为外部互联电极材料。
图3-11 FPBGA的基本结构
2）刚性基板封装
刚性基板封装是由日本TOSHIBA（东芝）公司开发的，实际上就是一种陶瓷基板薄型封装，其基本结构如图3-12所示。它主要由LSI芯片、基板、Au凸点和热固性树脂构成。通过倒装焊、树脂填充和打印3个步骤完成。它的封装效率（芯片面积与封装面积之比）可达到75％，是相同尺寸的TQFP的2.5倍。
图3-12 陶瓷基板薄型封装的基本结构
3）引线框架式芯片级封装
引线框架式CSP是由日本Fujitsu（富士通）公司开发的，其基本结构如图3-13所示。它分为Tape-LOC和MF-LOC两种类型，将芯片安装在引线框架上，引线框架作为外引脚，因此不需要制作焊料凸点，可实现芯片与外部的互联。
图3-13 引线框架式CSP的基本结构
由图3-13可知，这两种类型的引线框架式CSP都是将LSI芯片安装在引线框架上，该芯片面朝下，芯片下面的引线框架仍然作为外引脚暴露在封装结构的外面。因此，不需要制作工艺复杂的焊料凸点即可实现芯片与外部的互联，并且其内部布线很短，仅为0.1mm左右。
4）微小模塑型芯片级封装
微小模塑型CSP是由日本三菱电机公司研制出来的一种新型封装形式。其基本结构如图3-14所示。它主要由芯片、树脂和凸点等构成。芯片上的焊区通过在芯片上的金属布线与凸点实现互联，整个芯片浇铸在树脂上，只留下外部触点。这种结构可实现很高的引脚数，有利于提高芯片的电气性能、减少封装尺寸、提高可靠性，完全可以满足存储器、高频元器件和逻辑元器件的高I/O数的需求。同时由于它无引脚框架和焊丝等，体积特别小，提高了封装效率。其凸点断面图形如图3-15所示。
图3-14 微小模塑型CSP的基本结构
图3-15 微小模塑型CSP凸点断面图形
5）圆片级CSP
圆片级CSP是由Chip Scale公司开发的，其局部结构如图3-16所示。在晶片电路的表面覆盖了一层苯并环丁烯（BCB）树脂薄膜可以减缓凸点的机械应力，并为裸片表层提供电气隔离。圆片级CSP是在圆片前道工序完成后，直接对圆片使用半导体工艺进行后续整体晶圆封装，利用划片槽构造周边互联，再切割分离成单个元器件。圆片级CSP主要涉及两项关键技术，即再分布技术和凸焊点制作技术。它有以下特点：相当于裸片大小的小型组件（在最后工序切割分片）；加工成本低（以圆片为单位的加工成本）；加工精度高（由于圆片的平坦性、精度的稳定性）。
图3-16 圆片级CSP的局部结构
与其他各类CSP相比，圆片级CSP只是在IC工艺线上增加了重布线和凸点制作两部分，并使用了两层BCB和PI作为介质与保护层，所使用的工艺仍是传统的金属沉积、光刻、蚀刻技术，最后也无须模塑或底部填充其他材料。圆片级CSP从晶圆片至元器件，整个工艺流程一起完成，并可以利用现有的标准SMT设备，生产计划和生产的组织可以做到最优化；硅加工工艺和封装测试可以在硅片生产线上进行而不必把晶圆送到其他封测厂去进行封装测试；测试可以在切割CSP产品之前一次完成，节省了测试的开支。总之，圆片级CSP成为未来CSP的主流已是大势所趋。
1.晶圆级封装概述
在前述BGA和CSP技术基础之上，为了降低成本，进一步提升封装效率等，晶圆级封装（WLP）技术呼之欲出。
1998年，彼得·埃伦斯和哈利·霍拉克提出使用RDL技术实现电气互联。由FIWLP（见图3-17）制成的封装也被称为晶圆级芯片尺寸封装（Wafer Level Chip Scale Packaging，WLCSP）。2001年，Amkor公司再次领导OSAT大规模量产WLP芯片封装，开启了晶圆级封装的时代。
图3-17 FIWLP封装结构
WLP的定义为在晶圆级对组件进行完整封装。其工艺必须提供完整的封装解决方案，在制造或组装期间，无须在模具级别进行额外处理。
WLCSP相对于PBGA封装（其比较见图3-18），具有如下优势。
图3-18 WLCSP与PBGA的比较
（1）在封装效率方面：因为WLP采用芯片尺寸封装方式，没有引线、键合和塑胶工艺，封装无须向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸，所以可以有效降低封装成本、拥有更小的封装尺寸和更简单的封装结构。
（2）在封装轻量化方面：WLP消除了基板，故可以使得封装整体的质量更轻、组装步骤更少。
（3）在电性能方面：与传统封装产品相比，WLP一般有较短的连接线路，在高效能要求（如高频）下，会拥有更好的电气性能。
（4）在封装高密度性能方面：WLP可运用数组式连接，芯片和电路板之间的连接不限制于芯片四周，提高单位面积的连接密度，所以可实现更高密度的连接。
（5）在生产周期方面：WLP从芯片制造、封装到成品的整个过程中，中间环节大大减少，生产效率高，生产周期缩短很多。
（6）在经济性方面：WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个元器件封装的成本相应减少。WLP可充分利用晶圆制造设备，生产设施费用低。
FIWLP专利是迄今为止在半导体封装领域影响最大的第三项专利。
2001年，英飞凌公司（Infineon）的哈利·赫德勒等人提出了使用RDL将电路从晶圆上芯片的金属焊盘扇出，并将焊球焊接到PCB上的金属焊盘，而无须底部填充，并且一些RDL具有超出芯片边缘的部分（Fan-Out）。当时，将这种封装方式称为嵌入式晶圆级球栅阵列（embedded Wafer Level Ball Grid Array，eWLB）封装，也就是现在的扇出型晶圆级封装（FOWLP）。
2.扇入型封装与扇出型封装技术
先进封装按照技术特点主要分为扇入型（Fan-in）封装和扇出型（Fan-out）封装两种（其对比见图3-19）。扇入型晶圆级封装（FIWLP）面临着来自扇出型晶圆级封装（FOWLP）的激烈竞争。
图3-19 扇入型封装与扇出型封装对比
1）扇入型晶圆级封装
扇入型晶圆级封装（FIWLP）的概念最早是受倒装芯片技术的启发，由中国台湾日月光半导体公司提出，是一种经过改进和提高的CSP，该结构的芯片面积尺寸和最终的封装体面积尺寸为标准的1：1，并具有真正裸片尺寸的显著特点，充分体现了BGA、CSP的技术优势。大多数WLCSP的独特功能是使用金属（通常为Cu）RDL将晶圆芯片上的细间距外围阵列焊盘重新分布到具有焊点高度更高的、更大间距区域的阵列焊盘。
WLP的优势在于它是一种适用于更小型集成电路的芯片级封装技术，由于在晶圆级采用并行封装和测试技术，在提高产量的同时显著减少芯片面积，因此可以大大降低每个I/O的成本。WLP技术可以减小芯片尺寸、布线长度、焊球间距等，因此可以提高集成电路的集成度、处理器的速度等，降低了功耗，提高了可靠性，顺应了电子产品日益轻薄短小、低成本的发展需求。
大多数晶圆级芯片尺寸封装的独特之处是使用一种金属（通常是Cu），并利用RDL技术将晶圆芯片上的细间距外围阵列焊盘重新分配到更大间距区域的焊盘上，如图3-20所示。扇入型晶圆级封装已广泛应用于移动、便携式和消费电子产品中。特别地，它用于低引脚数（≤200）封装、小尺寸（≤6mm×6mm）模具，低成本、低端、低外形、高容量应用，如半导体IC、射频滤波、DC/DC转换器、发光二极管（Light-Emitting Diode，LED）、蓝牙+调频（FM）+Wi-Fi组合、全球定位系统（GPS）等；也用于各种电子产品，如智能手机、平板电脑以及可穿戴设备。对于物联网，在CMOS图像传感器和MEMS传感器中也用到了WLP技术。
图3-20 晶圆级芯片尺寸封装
在传统封装概念中，将成品晶圆切割成单个芯片之后再进行连接和塑封。相比于传统的以引线键合技术为基础的封装，WLP的流程恰好相反，如图3-21所示，这种封装技术直接以晶圆为加工对象，同时对晶圆上的众多芯片进行电气互联、封装及测试，最后将晶圆切成单个芯片，保护层可以黏结在晶圆的顶部或底部。
图3-21 传统封装与WLP
扇入型封装工艺是以较低的晶圆生产制造及测试成本，提供了最小封装尺寸的解决方案。它最大的特点是有效地缩减封装体积，符合可便携式产品轻薄短小的特性需求，主要应用于I/O引脚数相对不多的工艺（见图3-22）。扇入型封装工艺步骤说明如下。
（1）先将芯片切割分离，再将合格的芯片排列放置在带有临时键合胶的临时载板上。
（2）对芯片一侧进行塑封，以保护芯片不受机械或化学损伤。
（3）将芯片和临时键合胶与临时载板通过紫外光分离。
（4）在芯片表面做RDL与植焊球。
切割好的芯片可以直接贴装到基板或PCB上，其中主要工艺为RDL，包括溅射、光刻、电镀等工序。WLP的RDL如图3-23所示。一般来说，WLP是一种无基板封装，这种封装利用由布线层或重新布线层构成的薄膜代替基板，该薄膜在封装中提供电气连接。此外，该封装结构的RDL与电路板是通过封装体底部的焊球进行连接的。
图3-22 扇入型封装工艺示意图
图3-23 WLP的RDL
2）扇出型晶圆级封装
随着消费终端对电子产品性能要求的不断提高，以及光刻机和芯片制造技术的持续推进，28nm及以下节点工艺技术逐渐成为主流，这使得相同面积的芯片会有更多的I/O引脚，传统FIWLP已经不能满足在其芯片面积内的多层再布线和凸点阵列排布，因此出现了扇出型晶圆级封装（FOWLP）。FOWLP突破了I/O引脚数目的限制，通过晶圆重构增加单个封装体面积，之后应用WLP的先进制造工艺完成多层再布线和凸点制备，切割分离后得到能够与外部电性能互联的封装体。
FOWLP技术的优势在于能够利用高密度布线制造工艺形成功率损耗更低、功能更强的芯片封装结构，使SiP和3D芯片封装更愿意采用FOWLP工艺。第一代FOWLP技术是由德国英飞凌公司开发的eWLB封装，其工艺流程如图3-24所示。
图3-24 eWLB封装的工艺流程
随后出现了台积电的InFO技术。2016年，苹果（Apple）公司的A10处理器采用这种扇出型晶圆级封装进行量产（见图3-25），从封装结构中可以看出，晶圆键合、倒装芯片组装、底部填充分配和固化，以及封装基板已被移除，并被EMC（环氧塑封料）和RDL取代。如今，Apple公司几乎所有的订单都使用台积电生产的InFO芯片组装。这意味着FOWLP不仅用于封装基带、射频开关/收发器、电源管理集成电路（PMIC）、音频编解码器、微控制单元（MCU）、射频雷达、连接性IC等，还用于封装天线（AiP）和大型（＞120mm 2 ）SoC元器件。
图3-25 iPhone 7+A10芯片组及其FOWLP结构
FOWLP工艺主要分为Chip-First和Chip-Last两种工艺，主要区别在于是先放置芯片还是先做RDL。
（1）Chip-First工艺：先放置芯片，根据放置芯片朝向不同，可分为芯片面朝下（Die Face-Down）和芯片面朝上（Die Face-Up）两种工艺。Chip-First Die Face-Down（先芯片面朝下）工艺适用于低端、小芯片尺寸和大（10～15μm）RDL线宽与间距应用。Chip-First Die Face-up（先芯片面朝上）工艺适用于中高端、中等芯片尺寸和中等（2～5μm）RDL线宽与间距以及中高密度/高性能应用。
（2）Chip-Last（又称RDL-first）工艺：先做RDL，只有对应的Die Face-Down工艺相配合。Chip-Last工艺是最昂贵和最复杂的方法，适用于非常高密度、非常高性能、非常大的芯片尺寸和非常小的（≤2μm）RDL线宽与间距应用。下面分别对其进行阐述。
3.先芯片面朝上的扇出型晶圆级封装工艺
先芯片面朝上是让芯片的线路面朝上，采用RDL工艺的方式构建凸块，让I/O接触点连接，最后切割单元芯片（见图3-26）。台积电的InFO技术使用的就是这种工艺。
其工艺步骤如下。
（1）溅射UBM和电镀接触层。
（2）聚合物在顶部，芯片附着薄膜在晶圆底部，并将晶圆切片。
（3）在临时玻璃晶圆载体的顶部旋涂一层光热转换涂层（LTHC）。
（4）将合格的芯片正面朝上排列放置在LTHC载体上。
（5）压缩模塑重构晶圆和模后固化。
（6）反磨环氧塑封料（EMC）以露出Cu接触板。
（7）在接触焊盘上构建RDL并安装焊球。
（8）用激光去除载波，然后将晶圆切成单独的封装。
图3-26 先芯片面朝上工艺流程
4.先芯片面朝下的扇出型晶圆级封装工艺
先芯片面朝下是让芯片的线路面朝下，面朝上和面朝下的区别主要在于芯片带有焊盘一侧的放置方向不同（见图3-27）。
其工艺步骤如下。
（1）在临时晶圆/面板载体的顶部涂一层双面热释放胶。
（2）将合格的芯片正面朝下排列放置在涂有双面热释放胶的临时载体上。
（3）压缩模塑重构晶圆和模后固化。
（4）移除涂有双面热释放胶的临时载体。
（5）在接触焊盘上构建RDL并安装焊球。
（6）取出载体，将重组的晶圆切割分离。
图3-27 先芯片面朝下工艺流程
5.后芯片面朝下的扇出型晶圆级封装工艺
后芯片面朝下是在临时胶带表面先进行RDL工艺，然后通过面朝下的方式将芯片与RDL互联，在注塑机中进行塑封、植焊球后完成切割分离（见图3-28）。其与先芯片的主要区别在于RDL的先后顺序。
图3-28 后芯片面朝下工艺流程（A～F为重布线流程，a～e为封装流程）
其工艺步骤如下。
（1）首先在临时载板上进行RDL。
（2）将芯片以面朝下的方式，通过RDL与Cu接触点互联。
（3）将芯片用塑封材料塑封并固化。
（4）在芯片表面植焊球，封装完成。
作为FOWLP中必不可少的一个环节，RDL是在晶圆表面沉积金属层和绝缘层形成相应的金属布线图案，采用高分子薄膜材料和Al/Cu金属化布线对芯片的I/O焊盘重新布局成面阵分布形式，将其延伸到更为宽松的区域植焊球。
在FOWLP中主要有3种RDL工艺，分别为有机重布线（感光高分子聚合物+电镀Cu+蚀刻）、无机重布线（等离子体增强化学气相沉积+大马士革Cu+化学机械抛光）、混合重布线（先无机，后有机，是前两种的结合，只用于后芯片的工艺中）。市场上第一种工艺应用更为广泛。接下来详细说明前两种RDL工艺。
1.有机重布线
有机重布线工艺流程如图3-29所示。首先，在整个晶圆表面涂覆一层感光绝缘的聚酰亚胺（PI）材料，使用光刻机对感光绝缘层进行曝光显影；其次，感光绝缘层在200℃的环境下烘烤1小时后形成大约5μm厚的绝缘层，在175℃的环境下通过PVD设备在整个晶圆表面溅射Ti/Cu作为阻挡层与导电种子层；再次，通过涂覆光刻胶曝光显影，在暴露出来的Ti/Cu种子层上电镀Cu，用于增加Cu层厚度，确保芯片线路的导电性；最后，剥离光刻胶并蚀刻Ti/Cu种子层，此时第一层的RDL制作完成。重复上述步骤即可形成多层的RDL线路。该工艺在FOWLP中应用较为广泛。
2.无机重布线
无机重布线工艺流程如图3-30所示。首先，使用等离子体增强化学气相沉积法在晶圆表面沉积一层薄的SiO 2 （或Si 3 N 4 ）层；其次，在SiO 2 表面旋涂一层光刻胶，使用光刻机对感光绝缘层进行曝光显影，并使用反应离子蚀刻方法除去一定厚度的SiO 2 形成一个开口，重复操作，除去开口处一定厚度的SiO 2 ，去除光刻胶；最后，在表面溅镀Ti/Cu种子层，并在整个晶圆上使用电镀工艺镀上一层Cu，采用化学机械抛光去除多余的电镀Cu和Ti/Cu种子层，得到第一层的RDL线路，此方法称为Cu双大马士革法。重复上述步骤便可形成更多层的RDL线路。
随着晶体管特征尺寸缩小到10nm以下，栅氧化层厚度只有十几个甚至几个原子，这已经接近物理极限了，由于量子隧道效应导致的漏电将会非常严重，基于摩尔定律的芯片研发和制造成本也将呈几何级增加。然而，扇出型晶圆级封装从系统集成方式上进行创新，以功能应用和产品需求作为驱动，有效提高产品传输、功耗、尺寸和可靠性等方面的性能，因此被认为是延续和超越摩尔定律的重要技术手段之一。
图3-29 有机重布线工艺流程
图3-30 无机重布线工艺流程
FOWLP已经成功应用于众多不同功能芯片的封装，如基带处理器、射频收发器、电源管理芯片、汽车安全系统、毫米波雷达模组、5G芯片、生物/医疗器件和应用处理器等。扇出型晶圆级封装不仅可以针对单一功能芯片进行高密度再布线封装，还可以完成异构/异质芯片的系统集成。通过FOWLP方式灵活地将不同功能的芯片集成在一起，大大提高了产品性能，也满足了终端产品小型化、智能化和高度集成化的发展要求。