3.8　MES2L676-100HP开发板说明

3.8.1　MES2L676-100HP开发板简介

MES2L676-100HP开发板（见图3-3，也称为盘古100Pro MAX开发板）采用了核心板+扩展底板的结构。核心板与扩展底板之间使用高速板间连接器进行连接，主控芯片采用的是紫光同创28 nm工艺的Logos2 PG2L100H-6IFBG676（后简称PG2L100H）。PG2L100H和DDR3之间的数据传输时钟频率最高为533 MHz，2颗DDR3的数据位宽为32 bit，总的数据带宽最高到34112 Mbps（1066×32=34112）。另外，PG2L100H带有8路HSSTLP高速串行收发器，每路的数据传输速率高达6.6 Gbps。基于PG2L100H的MES2L676-100HP开发板预留了2路光纤接口、1路SMA高速收发接口、1路PCIe Gen2 ×4数据通信接口、1路HDMI收发接口、1路10/100/1000 Mbps的以太网接口，以及1组FMC LPC扩展接口（符合FMC接口规范，可用于外接FMC模块）。

注意：本书同时支持盘古系列MES2L676-100HP和MES2L676-200HP开发板。本书以MES2L676-100HP开发板为例进行讲解，配套的实验指导手册同时支持MES2L676-100HP和MES2L676-200HP开发板。这两款开发板除主芯片逻辑单元数量有差别外，硬件原理是相同的，配套工程也类似，后文不另作说明。

3.8.2　MES2L676-100HP开发板的硬件设计说明

1.MES2L676-100HP开发板的电源设计说明

MES2L676-100HP开发板的输入电源为+12 V，扩展底板通过1路DC-DC芯片SGM61163把+12 V的电源转化成5.0V@6A电源。扩展底板的5.0V@6A电源通过板间连接器给核心板供电，通过1路DC-DC艾诺电源芯片EZ8306转化成1.0V@6A电源（作为VCC或VCC_DRAM内核电源，电流可达6 A）；同时通过5路DC-DC艾诺电源芯片EZ8303转化成HSST_1.0V@3A、HSST_1.2V@3A、1.5V@3A、1.8V@3A、3.3V@3A共5个电源，5个电源的电流可达3 A，其中HSST_1.2V@3A是高速收发器的PLL电源，1.5V@3A是DDR3以及FPGA相关IO的Bank电源。MES2L676-100HP开发板的上电时序是通过EZ8306的EN使能引脚控制的，可满足依次使能VCC、VCC_DRM、VCCA、VCCIO等引脚的要求。此外，通过2路MT2492将5.0V@6A电源转化成3.3V@2A电源和2.5V/1.8V@2A电源（电流可达2 A），可选其中一路作为VCCIO_L6的电源。MES2L676-100HP开发板的电源结构如图3-4所示。

2.MES2L676-100HP开发板的时钟设计说明

MES2L676-100HP开发板的核心板上配备了1个125 MHz有源差分晶振和1个27 MHz的单端晶振。有源差分晶振用于DDR3的参考时钟输入，27 MHz的单端晶振用于FPGA的系统时钟源。MES2L676-100HP开发板的扩展底板上配备了2个125 MHz的有源差分晶振与1个27 MHz的有源晶振，2个125 MHz的有源差分晶振用于HSST参考时钟输入。

3.MES2L676-100HP开发板的模式配置引脚说明

MES2L676-100H开发板模式是通过MODE[2:0]引脚设置的，如图3-5所示。当该引脚设置为001时，MES2L676-100HP开发板被设置为Master SPI×1/×2/×4/×8模式。

MES2L676-100HP开发板的核心板正面左上角预留JTAG触点（见图3-6），可在没有扩展底板的情况下调试核心板。JTAG测试点的连接如图3-7所示。

MES2L676-100HP开发板的扩展底板上预留了2.54 mm的标准JTAG调试接口（见图3-8），用于调试和下载。

4.MES2L676-100HP开发板的HSST接口设计

MES2L676-100HP开发板上预留了2路光纤接口，分别和FPGA的HSST收发器的RX引脚和TX引脚连接，TX引脚和RX引脚以差分信号的方式通过隔直电容连接FPGA和光模块，TX引脚的数据发送速率和RX引脚的数据接收速率高达6.6 Gbps。HSST收发器的参考时钟由板载的125 MHz有源差分晶振提供。MES2L676-100HP开发板的HSST接口连接如图3-9所示。

MES2L676-100HP开发板的扩展底板上提供了一个工业级的高速数据传输接口PCIe。PCIe接口的外形尺寸符合标准PCIe接口的电气规范要求，可直接在普通PC的PCIe卡槽上使用。单通道的通信速率支持PCIe Gen2（即5 Gbps）。PCIe接口的参考时钟由PC的PCIe卡槽提供，参考时钟频率为100 MHz。其中TX引脚发送的信号和参考时钟CLK信号通过AC耦合模式连接在一起。

5.MES2L676-100HP开发板的DDR3接口设计

MES2L676-100HP开发板的核心板上配备了2颗美光（Micron）公司或其他公司兼容的4 Gbit（512 MB）的DDR3芯片（共计8 Gbit），型号为MT41K256M16TW-107:P［兼容Micron公司的MT41K256M16HA-125、华邦（Winbond）公司的W634GU6NB-11、芯存公司的ZCCC256M16EP-EINAY］。DDR3的总线宽度为32 bit，最高运行时钟频率可达533 MHz（数据传输速率为1066 Mbps）。DDR3芯片直接连接到了FPGA的Bank R4和Bank R5。MES2L676-100HP开发板在设计电路和PCB时，已充分考虑匹配电阻/终端电阻、走线阻抗控制、走线等长控制，可保证DDR3高速稳定地工作。

DDR3布线采用50 Ω的走线，用于传输单端信号；VRP引脚和VRN引脚之间的数字控制阻抗（Digital Controlled Impedance，DCI），以及差分时钟之间的阻抗设置为100 Ω。每颗DDR3芯片在ZQ引脚上采用240 Ω的下拉电阻，DDR-VDDQ引脚设置为1.5 V，以支持所选的DDR3器件。DDR-VTT引脚与DDR-VDDQ引脚始终保持电压跟随，DDR-VTT引脚电压为DDR-VDDQ引脚电压的1/2。DDR-VREF引脚是一个独立的缓冲输出引脚，其电压等于DDR-VDDQ引脚电压的1/2。DDR-VREF引脚是隔离的，可为DDR3芯片的电平转换提供参考电压。

DDR3芯片和MES2L676-100HP开发板的连接示意图如图3-10所示。