下载掌阅APP，畅读海量书库
立即打开
（1）对于16 bit的单Bank
场景，Bank内引脚通常会被占用，推荐选择相邻Bank的GMCLK引脚作为参考时钟的输入引脚。
（2）应用多Bank时，需要选择命令/地址（Command/Address）字节分组所在Bank的GMCLK作为参考时钟输入引脚，以保证较小的时钟抖动。
（3）每个Bank只需要一个外部参考电压 V REF （是DDR3电源电压的一半）， V REF 可以通过两个精度为1％的1 kΩ电阻分压产生，也可以使用专用电源芯片产生。
（4）CK信号必须接到某个命令/地址字节分组的P/N对引脚。
（5）DQS信号必须连接到DQS的专用引脚。
（6）DQ信号和DM信号（如果用到）必须连接到与之对应的DQS分组引脚。
（7）单个DDR3接口的跨度不能超过3个同侧相邻的Bank，对于跨度为3个Bank的DDR3接口，命令/地址字节分组必须位于中间的Bank，且所有的命令/地址字节分组必须在同一个Bank中。
（8）命令/地址字节分组必须连接到没有用作数据（DQ信号、DM信号）字节分组的引脚。
（9）RESET_N信号可以连接到任意引脚（该引脚的电平须与DDR3的要求一致），建议将该引脚约束到DDR3所在的Bank，以改善时序，该引脚不需要端接，预留接地电容位置，可以通过一个4.7 kΩ的电阻下拉到接地。
（10）字节分组内的信号可以自由交换（DQS信号等特定引脚除外），Bank内的不同字节分组可以进行整组交换。
（11）DDR3对应Bank中的两个单端引脚可以作为命令/地址字节分组使用。
（1）在进行PCB布局时需要加入引脚延时（Pin Delay）信息，并在走线时考虑引脚延时和过孔延时。
（2）在菊花链（Fly-by）拓扑结构中，CK信号的走线长度须大于或等于第一个颗粒的两组DQS信号的走线长度，并且二者的延时应小于CK信号周期的1/4。
（3）在Fly-by拓扑结构中，CK信号的走线应等长分段，主干线的长度应小于2000 mil
，分支线的长度（含过孔）应小于120 mil。
（4）CK信号走线长度的对内误差应小于5 mil，差分阻抗为100 Ω，需要完整的参考接地层，走线尽量少换层，使用过孔换层时需要在过孔处对称增加伴随接地孔。
（5）命令/地址字节分组的走线以CK信号的走线为参考进行等长处理，走线长度误差应小于200 mil。
（6）命令/地址字节分组需要完整的参考接地层，其中ODT、CS、CKE信号走线的过孔需要伴随接地孔；对于其他信号，每3～6个信号走线的过孔旁边至少有一个伴随接地孔。
（7）DQS信号走线长度的对内误差应小于5 mil，差分阻抗为100 Ω，需要完整的参考接地层，换层不能超过2次，使用过孔换层时需要在过孔处对称增加伴随接地孔。
（8）DQ信号的走线需要完整的参考接地层，每2～4个信号走线的过孔旁边至少有一个伴随接地孔。
（9）在同一个DQS分组内，要以DQS信号走线为基准，走线误差应小于50 mil，总的走线长度应控制在1500 mil以内。
（10）在不同DQS分组之间，不同分组的DQS信号走线长度为200～300 mil且不等长，这种长度错开的设计可降低同步开关噪声（Simultaneous Switch Noise，SSN）的影响。例如，DQS分组0和2的DQS信号走线长度按常规确定，DQS分组1和3内的DQS信号走线长度可增加200 mil。
（11）同一DQS分组内的DQS信号走线应在同一层，以尽量避免表层走线。
（12）在采用蛇形绕线时，单端信号线按3 W （ W 表示线宽）走线，差分信号线按5 W 走线，保证各信号组内的走线间距不小于3 H （ H 表示走线到主参考平面的距离），组间的轴线间距不小于5 H ，DQS信号、CK信号与其他信号的走线间距应在5 H 以上。
（13）电源设计成完整平面，目标阻抗尽量控制在0.01Ω@100MHz以内。
（14）滤波电容尽量在BGA（Ball Grid Array）下方靠近摆放，保证每个电源引脚下方至少有一个滤波电容。
（15）电源 V TT 对精度的要求比较严格，有很大的瞬间电流，需要使用足够大的去耦电容。 V TT 的电流集中在终端的端接电阻处，一般在端接电阻的同面进行铺铜处理，铜皮宽度应大于120 mil。
（16）电源 V REF 对精度的要求很严格，但承载的电流很小，因此不需要太多的去耦电容；另外，电源 V REF 需要远离干扰源。
（17）ZQ信号的校准电阻采用精度为1％的电阻，应靠近引脚放置，并加宽走线，走线长度应小于100 mil。