（1）每个Bank都支持输入/输出，Bank的电压为2.5 V。
（2）LVDS性能会受到容性负载大小和线路损耗的影响，建议进行仿真评估。
（3）Bank内的差分IO接口内置了100 Ω的匹配电阻，可用于LVDS信号的终端匹配。
（5）在进行PCB布局时需要加入引脚延时（Pin Delay）信息。 FZRFld/84UXOFUI+U3P7PK1KnPlwBYbWcwZvok2+fbU0BtWcgBhylpAJ+IfAXRoG
