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Logos2系列FPGA中的每个Bank都有两对GMCLK和两对GSCLK供用户使用。表3-5详细介绍了Logos2系列FPGA时钟引脚的具体用法。
表3-5 Logos2系列FPGA时钟引脚的具体用法
续表
注：输入时钟信号需要连接到上述引脚。
（1）时钟输出引脚不要连接Bank中的两个SIO引脚。当差分对中的一个引脚作为时钟输出引脚时，建议差分对中的另一个引脚不要作为敏感信号（如高速信号、单端时钟信号和强干扰信号等）的输入引脚，避免互相干扰。
（2）时钟源的供电电源纹波应尽量小，可采用磁珠和电容组合滤波。
（3）建议在单端时钟源的源端串联33 Ω的匹配电阻。
（4）当差分时钟源的发送端电平和FPGA接收电平不一致时，发送端时钟信号须经过100 nF的AC耦合电容隔直，利用直流偏置电路将时钟信号的电平调整成与FPGA接收的电平一致，同时设计100 Ω的终端匹配电阻，匹配电阻应靠近FPGA。
（5）时钟信号的PCB走线参考平面要完整且远离其他干扰信号和板边，建议采用立体包地处理。