2.2　紫光同创FPGA应用开发流程（Quick Start）

为了帮助读者快速了解紫光同创FPGA应用开发流程，本节以流水灯为例进行说明。

2.2.1　新建工程

（1）打开PDS软件，单击“New Project”（见图2-5），可打开“New Project Wizard”对话框的“Introduction”向导界面（见图2-6），单击“Next”按钮后可进入“Project Name”向导界面。

（2）在“Project Name”向导界面（见图2-7）中，输入项目名称（led_water），设置文件路径后，勾选“Create project subdirectory”，单击“Next”按钮后可进入“Project Type”向导界面。图2-7中，文本框“Project Name”中输入的是工程名称，默认名称为project，只允许输入字母、数字、下画线（_）、杠（-）、点（.）；文本框“Project Location”用于输入新建工程的工作路径，只允许输入字母、数字、下画线（_）、杠（-）、点（.）、@、～、，、+、=、#、空格，但空格不能出现在路径的首尾。勾选“Create project subdirectory”后可将工程文件名作为工作路径的一部分。

（3）在“Project Type”向导界面（见图2-8）中，选中“RTL project”后单击“Next”按钮可进入“Add Design Source Files”向导界面。

图2-8中，“RTL project”用于新建RTL工程，新建的RTL工程可以执行综合、设备映射、布局布线、时序报告、功耗报告、生成网表、生成位流文件等操作；“Post-Synthesize project”用于新建综合后的工程，新建的综合后的工程可执行设备映射、布局布线、时序报告、功耗报告、生成网表、生成位流文件等操作。

（4）在“Add Design Source Files”向导界面（见图2-9）中，直接单击“Next”按钮，可进入“Add Existing IP”向导界面。

（5）在“Add Existing IP”向导界面（见图2-10）中，直接单击“Next”按钮，可进入“Add Constraints”向导界面。

（6）在“Add Constraints”向导界面（见图2-11）中，直接单击“Next”按钮，可进入“Part”向导界面。

在图2-9到2-11所示的向导界面中，用户可添加或删除文件、移动文件、添加路径和文件列表等，勾选下面的复选框可将相关的设计文件、IP文件或约束文件加入新建的工程中。本节直接单击“Next”按钮，在后面流程中再进行相应的操作。

（7）在“Part”向导界面（见图2-12）中，选择器件系列、型号、封装、速度等级，以及综合工具（综合工具可选Synplify Pro或ADS）后，单击“Next”按钮，可进入“Summary”向导界面。

（8）在“Summary”向导界面中单击“Finish”按钮可完成工程的创建。在PDS软件运行界面中可看到新建的工程，如图2-13所示。

2.2.2　添加设计文件

在PDS软件运行界面中，双击“Designs”，可打开“Add Design Source Files”对话框（见图2-14）。单击该对话框中的“Add Files”按钮可将已有的模块文件或已编辑好的Verilog文件添加到工程中，单击“Create File”按钮可新建文件，这里新建led_water.v，单击“OK”按钮后确认添加的文件。添加文件后在PDS软件运行界面中双击该文件可进行编辑。

2.2.3　编译

通过以下两种方式可运行Compile流程，如图2-15所示。

（1）双击“Flow”中的“Compile”可运行Compile流程。

（2）右键单击“Compile”，在弹出的右键菜单中选择“Run”可运行Compile流程。

2.2.4　工程约束

在PDF运行界面中选择菜单“Tools”→“User Constraint Editor（Timing and Logic）”→“Pre Synthesize UCE”（见图2-16），或者单击工具栏中的“ ”按钮后选择“Pre Synthesize UCE”（见图2-17），可打开“Pre Synthesize UCE”界面，在该界面中可进行时序约束和物理约束。

1.时序约束

在“Pre Synthesize UCE”界面中，选择“Timing Constraints”选项卡中的“Create Clock”后单击“ ”按钮可打开“Creates a clock object”对话框；在该对话框中可设置时钟名称、关联时钟引脚、添加时钟参数，单击“OK”按钮可创建一条时序约束，单击“Reset”按钮可重置该对话框。添加时序约束后的界面如图2-18所示。

2.物理约束

在“Pre Synthesize UCE”界面中，选择“Device”选项卡中的“I/O”，按照原理图编辑好IO后，保存相关设置后可生成.fdc文件，从而完成物理约束。物理约束的实现如图2-19所示。

2.2.5　综合

通过以下两种方式可运行Synthesize流程：

（1）双击“Flow”中的“Synthesize”可运行Synthesize流程。

（2）右键单击“Synthesize”，在弹出的右键菜单中选择“Run”可运行Synthesize流程。

2.2.6　设备映射

设备映射（Device Map）的主要作用是将设计映射到具体型号的子单元上（如LUT、FF、Carry等）。通过以下方式可运行Device Map流程：

（1）双击“Flow”中的“Device Map”可运行Device Map流程。

（2）右键单击“Device Map”，在弹出的右键菜单中选择“Run”可运行Device Map流程。

2.2.7　布局布线

布局布线（Place & Route）可根据时序约束和物理约束对设计模块进行实际的布局及布线。通过以下方式可运行Place & Route流程：

（1）双击“Flow”中的“Place & Route”可运行Place & Route流程。

（2）右键单击“Place & Route”，在弹出的右键菜单中选择“Run”可运行Place & Route流程。

2.2.8　生成位流文件

生成位流文件（Generate Bitstream）流程可生成位流文件。通过以下方式可运行生成位流文件流程：

（1）双击“Flow”中的“Generate Bitstream”可运行Generate Bitstream流程。

（2）右键单击“Generate Bitstream”，在弹出的右键菜单中选择“Run”可运行Generate Bitstream流程。

2.2.9　下载位流文件并将其固化到外部Flash

下载位流文件并将其固化到外部Flash的步骤如下：

（1）选择菜单“Tools”→“Configuration”或单击工具栏中的“ ”按钮（Configuration），如图2-20所示，可打开“Fabric Configuration”对话框。

（2）选中“Boundary Scan”后，在右侧的空白区单击鼠标右键，在弹出的右键菜单中选择“Scan Device”，在扫描到JTAG设备后可弹出“Assign New Configuration File”对话框，通过该对话框可选择需要加载的.sbit文件（位流文件，这里加载的是led_water.sbit），单击“Open”按钮后，“Fabric Configuration”对话框的工作区会显示扫描到的所有器件，且在器件属性（Device Properties）界面显示当前器件的信息。右键单击工作区显示的器件，在弹出的右键菜单中选择“Program…”即可开始下载位流文件，如图2-21所示。

（3）MES2L676-100HP开发板（注：MES2L676-100HP与MES2L676-200HP硬件兼容，操作流程类似，硬件信息详见3.8.2节）为FPGA配置了两片4位的SPI Flash，若需要将位流文件固化到开发板上，则需要将位流文件转化为对应Flash的.sfc文件，然后扫描外部的Flash（可在工作区显示“Outer Flash”图标）并关联对应的.sfc文件，右键单击“Outer Flash”图标，在弹出的右键菜单中选择“Program…”即可将位流文件对应的.sfc文件下载到外部Flash，如图2-22所示。