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Verilog HDL中主要有 19 种数据类型，常用的数据类型有 4 种：wire、reg、memory和pa rameter。常量值是不能被改变的，常量分为 3 类：整数型、实数型以及字符串型。本节依次介绍Verilog HDL中的 4 种逻辑值、3 类常量和 4 种数据类型。
Verilog HDL中有 4 种逻辑值，分别代表 4 种逻辑状态：
逻辑 0：表示低电平，也就是对应电路的GND;
逻辑 1：表示高电平，也就是对应电路的VCC;
逻辑X：表示未知状态，有可能是高电平，也有可能是低电平；
逻辑Z：表示高阻态，外部没有激励信号，是一个悬空状态。
Verilog HDL中，有 3 种类型的常量：整数型常量（整数）、实数型常量（实数）和字符串型常量。
1）整型常量
Verilog HDL数字进制格式包括二进制（b）、八进制（o）、十进制（d）和十六进制（h），常用的为二进制、十进制和十六进制。数字进制的表达方式见表 2.3。
表 2.3 数字进制的表达方式
续表
2）实数型常量
十进制：如 3.1415926。
科学记数法：如 3.45e-1。
3）字符串型变量
在Verilog HDL中，主要有四种数据类型，即寄存器类型（reg）、线网类型（wire）、存储器类型（memory）和参数类型（parameter），其中最为常用的数据类型是寄存器类型和线网类型。
寄存器类型表示一个抽象的数据存储单元，它只能在always语句和initial语句中被赋值，并且它的值从一个赋值到另一个赋值过程中被保存下来。如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为寄存器；如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线；寄存器类型的缺省值是x（未知状态）。寄存器数据类型有很多种，如reg、integer、real等，其中最常用的就是reg类型，其使用方法如下：
线网表示Verilog HDL结构化元件间的物理连线，它的值由驱动元件的值决定，例如连续赋值或门的输出。如果没有驱动元件连接到线网，其缺省值为z（高阻态）。线网类型也有很多种，如tri和wire等，其中最常用的是wire类型，其使用方法如下：
存储器实际上是一个寄存器数组，使用如下方式定义。
例如：
以下赋值是合法的：
参数其实就是一个常量，常被用于定义状态机的状态、数据位宽和延迟大小等，由于它可以在编译时修改参数的值，因此又常被用于一些参数可调的模块中，让用户在实例化模块时，可以根据需要配置参数。在定义参数时，可以一次定义多个参数，参数与参数之间需要用逗号隔开。需要注意的是参数的定义是局部的，只在当前模块中有效。其使用方法如下：
在模块调用时，可以通过参数传递（#）改变parameter的值以增加模块调用的灵活性。举例说明：
【 例 2.4】parameter参数传递。
例 2.4 定义了 2 个模块，其中，top是顶层模块，adder为子模块，top第一次调用adder时，将time_delay = 5、time_count = 10 修改为time_delay = 4、time_count = 8；第 2 次调用adder时，只将time_delay的值由 5 改为 6，time_count保持原值。