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Verilog HDL是一种硬件描述语言，并以文本形式来描述数字系统硬件的结构和行为，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所实现的逻辑功能。数字电路设计者利用这种语言，以自顶向下的设计思想，用一系列分层次的模块来描述极其复杂的数字系统。然后利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要转变为实际电路的模块组合在一起，经过自动综合工具转换为门级电路网表。最后利用专用集成电路ASIC或FPGA自动布局布线工具，把网表转换为要实现的具体电路结构。
Verilog HDL语言最初是于 1983 年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。由于他们的模拟、仿真器产品的广泛使用，Verilog HDL作为一种便于使用且实用的语言逐渐为众多设计者所接受，并于 1995 年正式成为IEEE标准，称为IEEE Std1364-1995，也就是通常所说的Verilog-95。
2001 年，Verilog HDL进行了修正和扩展，这个扩展后的版本后被称为Verilog-2001，是对Verilog-95 的一个重大改进版本，具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前，Verilog-2001 是Verilog HDL最主流版本，被大多数商业电子设计自动化软件支持。
Verilog HDL是硬件描述语言，在编译下载到FPGA之后，会生成电路，所以Verilog HDL全部是并行处理与运行的；C语言是软件语言，编译下载到单片机/ CPU之后，还是软件指令，不会根据代码生成相应的硬件电路，而单片机/ CPU处理软件指令需要取址、译码、执行，是串行执行的。
Verilog HDL和C语言的区别也是FPGA和单片机/ CPU的区别，由于FPGA全部并行处理，所以处理速度非常快，这是FPGA的最大优势，也是单片机/ CPU替代不了的。
Verilog HDL和VHDL都是数字电路系统设计中常用的硬件描述语言，VHDL于 1987 年成为IEEE标准，Verilog HDL于 1995 年成为IEEE标准。Verilog HDL之所以能成为IEEE标准，在于其独特的优越性和强大的生命力。
Verilog HDL和VHDL各自的特点如下：
（1）语法特点
Verilog HDL和VHDL最大的差别在语法上，Verilog HDL是一种类C语言，而VHDL是一种ADA（Action Data Automation，行动数据自动化）语言。由于C语言简单易用且应用广泛，因此也使得Verilog HDL语言容易学习，如果有C语言学习的基础，很快就能够掌握；相比之下，VHDL语句较为晦涩，使用难度较大。
（2）运用群体
由于Verilog HDL早在 1983 年就已推出，至今已有 40 多年的应用历史，因而Verilog HDL拥有更加广泛的设计群体，成熟的资源也比VHDL丰富。
（3）优势不同
传统观念认为Verilog HDL在系统级抽象方面较弱，不太适合大型的系统；VHDL侧重于系统描述，从而更多地为系统级设计人员所采用；Verilog HDL侧重于电路级描述，从而更多地为电路设计人员所采用。但这两种语言仍处于不断完善之中，都在朝着更高级、更强大描述语言的方向前进。其中，经过IEEE Verilog HDL 2001 标准补充之后，Verilog HDL语言的系统级描述性能和可综合性能有了大幅度提高。
Verilog HDL与VHDL的共同特点包括：
①能形式化地抽象表示电路的行为和结构。
②支持逻辑设计中层次与范围的描述。
③可借用高级语言的精巧结构来简化电路行为和结构。
④支持电路描述由高层到低层的综合转换。
⑤硬件描述和实现工艺无关。
目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面有所不同。通常认为Verilog HDL在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强于VHDL。
Verilog HDL推出已经有 40 多年了，拥有广泛的设计群体、成熟的资源，且Verilog HDL容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在一个月左右掌握这种语言。而VHDL设计相对要难一点，这是因为VHDL不是很直观，一般认为至少要半年以上的专业培训才能掌握。因此，本书全部例程都是使用Verilog HDL开发的。