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可测性设计（DFT）通过在芯片设计过程中引入测试逻辑来控制或产生测试向量，从而达到快速筛选量产芯片的目的。DFT的总目标是用最少的测试向量达到预期的测试覆盖率，以降低芯片的测试成本。
常用的DFT结构化设计技术有扫描设计、内建自测试和边界扫描。
扫描设计（Scan Design）通过扫描替换（Scan Replacement）和扫描连接（Scan Stitching），将时序电路模型转化为一个组合电路网络和带触发器的时序电路网络的反馈电路。扫描设计通过将系统内的寄存器等时序器件进行重新设计，使其具有扫描状态输入，可使测试数据从系统一端经由移位寄存器等组成的数据通路串行传输，并在数据输出端对数据进行分析，以提高电路内部节点的可控性和可观察性，达到测试芯片内部的目的，如图1.56所示。
图1.56 扫描设计
自动测试向量生成（Automatic Test Pattern Generation，ATPG）是指在测试中由程序自动生成测试向量的过程。测试向量按顺序加载到器件的输入引脚上，输出的信号被收集并与期望的测试向量进行比较，从而判断测试结果。
内建自测试（Build-In Self Test，BIST）是指在芯片设计中加入一些额外的自测试硬件，测试时仅需从外部施加必要的控制信号，通过运行内建的自测试硬件来检查待测设计的缺陷或故障，如图1.57所示。测试向量由内建的自测试逻辑自动生成，而非由外部的自动测试机台（Automatic Test Equipment，ATE）生成，这样可以简化测试步骤，但同时会增加芯片设计的复杂性。
图1.57 BIST示意图
存储器内建自测试（Memory Built-In Self Test，MBIST）是测试嵌入式存储器的重要方法。MBIST电路包括测试向量产生电路、BIST控制电路和响应分析器三个部分。当测试控制模块接收到开始测试的指令后，首先会切换存储器的I/O引脚到测试模式，同时启动测试向量产生电路，开始产生和给出测试激励，并计算存储器的输出期待值；然后存储器接收到测试向量之后，会间隔执行写/读/使能的操作，遍历测试所有地址下每个比特单元的写/读功能；最后，将输出的读取值会与测试控制模块计算的输出期待值进行比较，从而判断测试结果，如图1.58所示。
图1.58 MBIST示意图
在边界扫描（Boundary Scan）中，芯片的引脚通过菊花链方式连接到一起，构成边界扫描链。边界扫描利用边界扫描控制器向边界扫描链注入激励，通过检测边界扫描链输出端的响应，来判断芯片引脚间的连接是否有问题，如图1.59所示。
图1.59 边界扫描
JTAG是一种国际标准测试协议（与IEEE 1149.1兼容），主要用于芯片内部测试。其基本原理是在器件内部定义一个测试访问端口（Test Access Port，TAP），通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG端口串联在一起，形成一个JTAG链，从而实现对各个器件的分别测试。
边界扫描一般可以与JTAG混称，但实际上除边界扫描外，JTAG还可以实现对芯片内部某些信号的控制。
测试方案的制定包括测试目标制定、测试方法和平台的选择、测试激励的生成和验证、测试覆盖率保证、成品率分析、测试成本估算及开发进度的保证等。
DFT流程可以从架构级设计阶段开始引入，在RTL阶段开始DFT和验证，或者在网表阶段开始插入DFT相关设计。
SoC测试包含直流参数测试、DFT测试（扫描设计、BIST和边界扫描）、功能测试和静电放电（ESD）测试。
SoC中不同逻辑和模块可能适用不同的测试方法，如标准单元适用扫描设计，存储器与模拟模块适用BIST，硬化IP和软化IP适用BIST和扫描设计，封装与I/O设备适用边界扫描。
在DFT中，测试覆盖率及测试效率是重要的指标。理想的设计目标是测试能够遍及整个芯片的逻辑，但100%这一理想值不易达到。测试覆盖率的收敛要考虑测试覆盖率的收集、提高测试覆盖率的方法，以及测试覆盖率对最后产品良率的影响。