1.1　硅衬底LED材料的结构与生长

1.1.1　衬底

衬底是GaN薄膜外延生长的基础，对LED材料的晶体质量、应变、器件的发光方式和光提取模式等有很大的影响。相比其他衬底材料，如蓝宝石和碳化硅（SiC），硅不是GaN外延生长的理想衬底，因为两者晶格常数和热膨胀系数的失配度很大。GaN在不同衬底上的晶格失配度和热失配度如图1-1所示，GaN和Si（111）衬底之间的晶格失配度和热失配度分别为16.9%和57%，大于GaN与蓝宝石或6H-SiC衬底的晶格失配度和热失配度。这些因素会导致外延层缺陷密度高、易出现裂纹以及翘曲现象，给获得高发光效率GaN基LED的外延生长带来了极大的困难。

然而，Si作为GaN基LED的衬底也有很大的优势。首先，Si衬底的获取非常方便，价格相对便宜，尤其是在衬底尺寸较大的时候，相比其他衬底，成本可以下降很多；其次，得益于半导体微电子行业的发展，与Si相关的材料价格低廉，加工技术也非常成熟；此外，Si衬底还具备良好的导电性和导热性，便于集成到微电子器件中。在LED材料生长的时候，Si和GaN之间巨大的晶格失配度和热失配度所产生的应变使得铟（In）更容易并入晶格中，大大提高了In的并入率，从而可以大幅度提高量子阱（Quantum Well,QW）的生长温度，改善其晶体质量。

自1970年首次报道了在Si衬底上生长的GaN基LED ^[1] 以来，很多研究人员在研究Si衬底上生长GaN的技术上做出了巨大的努力。2009年，Si衬底上的第一个高亮LED才出现 ^[2] 。如今，Si衬底GaN基LED已经在我们的生活中被广泛应用。

减少由Si衬底与GaN之间巨大的晶格失配度和热失配度导致的裂纹的主要办法是Si衬底图形化和引入缓冲层。Si衬底图形化是指在生长外延薄膜之前，Si衬底被图形分割线分割成了很多个相互独立的单元网格。在生长GaN的过程中，图形分割线上面不会生长GaN，因此，GaN薄膜也被分割成相互独立的单元网格。这些分割线可以充当外延薄膜上的“裂纹”，有助于释放应力。而且，网格边界可以将应力集中在小网格内，即使在其中一个网格内产生了裂纹，这个裂纹也会被隔离在这个网格内，很难延伸到别的网格。减少裂纹的另一种方法是借助缓冲层，通过晶格应变来释放应力。缓冲层由多层不同铝（Al）组分的AlGaN组成，其中Al含量可以从100%逐渐降低到0。AlGaN的晶格常数随着Al含量的降低而增加，生长过程中产生的压应变累积在AlGaN层中。只要缓冲层足够厚，压应变就可以补偿由热失配引起的拉应变，避免或减少薄膜出现裂纹的可能。

此外，GaN薄膜中的位错密度（Threading Dislocation Density,TDD）对LED的性能也有很大影响。GaN一般是在Si（111）上外延生长。GaN的晶格常数（ a _GaN =0.3189nm）和Si的晶格常数（ a _Si（111） = 0.3840nm）相差很大，导致晶格失配度较大（16.9%），产生约10 ¹⁰ cm ^-2 的高穿透位错密度。另一个严重的问题是GaN和Si之间的热失配度较大。GaN的面内热膨胀系数为5.59×10 ^-6 K ^-1[3] ，而Si的相应值为2.59×10 ^-6 K ^-1 ，这导致从生长温度（约1000℃）冷却到室温时产生很大的拉应力。很大的拉应力将导致GaN/Si外延晶片的翘曲和破裂，从而给器件应用带来问题。在典型的金属有机化合物化学气相沉淀（Metal-Organic Chemical Vapor Deposition, MOCVD）生长条件下，通过样品的曲率计算出GaN所受应力约为0.9GPa ^[4-5] 。

为了在Si（111）衬底上获得低位错密度且无裂纹的GaN薄膜，我们可以在Si衬底和GaN之间生长一个合适的缓冲层结构。在缓冲层生长之前，需要适当处理Si衬底以获得用于生长高质量GaN层的最佳状态。

衬底的取向对外延生长以及器件结构等有较大的影响，通常采用X射线衍射仪测试衬底的取向。在制备衬底时，切割和后续抛光的过程会引入误差，使得Si衬底的真实表面与预期的晶体表面存在一定的偏差，偏差程度通常由斜切角定义。研究表明，Si（111）衬底的斜切角对生长在其上的GaN基LED的光学性能有重要影响 ^[6] ，考虑到衬底生产的控制，通常将其控制在0.3°以内 ^[6] 。

Si衬底的厚度对GaN薄膜的生长也有一定的影响。通常，衬底越厚，在整个外延生长和降温过程中外延薄膜越不容易产生翘曲，这将有利于改善LED的波长均匀性。然而，衬底的厚度与成本直接关联，增加衬底厚度会增加成本，同时也不利于垂直结构LED在芯片制造过程中Si衬底的剥离，因此，衬底的厚度也不能太厚。2 inch（50.8mm）图形化Si（111）衬底当厚度在0.43～1mm时，一般可以获得具有良好波长均匀性的外延薄膜，而对于6 inch（152.4mm）图形化Si（111）衬底，厚度需要达到1～1.5mm。在非图形化Si衬底上生长GaN基LED，为了获得无裂纹和具有良好波长均匀性的外延薄膜，通常需要的衬底更厚。

选择衬底的取向以及厚度之后，图形化过程是衬底制备中最重要的一步，这里采用的是网格图形化衬底。单元网格的尺寸通常取决于要获得的芯片的尺寸。图1-2所示为图形化Si衬底的示意，其中图1-2（a）所示的是其俯视图，可以看出，Si衬底被图形分割线分割成相互独立的单元网格。图形分割线一般有两种：①通过生长介质膜（如SiN _x 、SiO ₂ ）和光刻获得的介质膜分割线，如图1-2（b）所示；②在Si衬底上通过光刻刻蚀出的沟槽分割线，如图1-2（c）所示。图1-2（b）所示的介质膜分割线是无定形的，因此不能在衬底上生长出取向一致的晶种层，而图1-2（c）所示的沟槽分割线在空间上把衬底分割成独立的单元网格，因此在这两种情况下，GaN薄膜也被分割为独立的单元网格。通过以上两种图形分割线都可以获得高质量的GaN薄膜。

Si衬底经过图形化之后，表面通常会有污染物（如微粒子、金属和有机物）及自然生成氧化层等表面微粗糙度较大，这些势必影响后续的外延生长，因此有必要进行清洁。清洁通常分为两步：第一步是生长前的湿法清洗，此方法采用集成电路（Integrated Circuit,IC）行业广泛使用的典型Si衬底清洁技术，在此不再赘述；第二步是在MOCVD反应室中的高温烘烤。高温烘烤可以去除Si衬底表面上的自然氧化物，获得适合后续外延生长的平整表面。图1-3所示为Si（111）衬底经过抛光和湿法清洁后在MOCVD反应室中经过高温烘烤前后的原子力显微镜（Atomic Force Microscope,AFM）图像。从图1-3（a）可以看出，经过抛光和湿法清洁之后，Si（111）衬底表面存在大量划痕，这样的表面很难获得高质量的外延薄膜。经过MOCVD反应室高温烘烤后，Si（111）衬底表面上的划痕消失，且表面出现台阶流形貌，表面粗糙度（RMS）也从0.583nm减小到0.178nm（10μm×10μm），如图1-3（b）所示，这为后续的外延生长创造了良好的表面条件。

GaN直接在Si衬底上生长时，Si表面容易与NH ₃ 反应形成SiN _x ，无法在Si衬底上直接生长单晶GaN薄膜 ^[7] ，并且Si衬底与Ga反应会造成Ga回熔 ^[8] ，外延薄膜表面容易产生宏观缺陷，如图1-4所示。为了解决上述问题，避开Si衬底与GaN直接接触，在两者之间引入中间层或缓冲层，以防止在Si衬底表面上形成SiN _x 。采用的缓冲层包括3C-SiC ^[9] 、AlAs ^[10] 、γ-Al ₂ O ₃ ^[11] 和BN ^[12] 等。尽管这些缓冲层可以解决问题，但是通常需要两步外延生长，这使生长过程变得复杂。AlN是一种比较理想的中间材料，Si衬底表面上生长一层AlN，不仅可以阻断GaN与Si衬底的反应，使Ga源不能与Si衬底表面发生回熔，还可以用作籽晶层或成核层，促进GaN的后续生长 ^[13] 。除此之外，AlN的面内晶格常数比GaN的小，在后续的GaN层中引入一定程度的压应力，用来补偿GaN与Si衬底之间的张应力以及降温过程中所形成的张应力。

早在1993年，Watanabe等 ^[14] 成功地使用AlN作为缓冲层获得单晶GaN薄膜。2000年，Yang等指出在生长AlN缓冲层之前，在Si衬底上沉积一些Al有助于加速随后AlN的生长模式从三维（3D）岛生长转换为二维（2D）薄膜生长，并巧妙地解决了NH ₃ 与Si衬底之间的反应以及Ga回熔的问题 ^[15-16] 。这对于获得高质量的GaN非常有意义 ^[13] ，且在分子束外延（Molecular Beam Epitaxy,MBE） ^[13,16-17] 和MOCVD系统 ^[15,18-19] 中都得到了证明。很多研究人员也对AlN生长温度、V/III比和衬底厚度等的影响进行了研究 ^{[14, 20-22]} 。

如上所述，由于两种材料之间的晶格失配度较大，在Si衬底上生长GaN会产生较大的失配位错密度，通常大于10 ¹⁰ cm ^-2 。因此，降低位错密度是在Si衬底上生长GaN薄膜的另一关键问题。侧向外延生长（Epitaxial Lateral Overgrowth, ELOG）可以在异质界面处减少螺位错，是降低位错密度的重要技术，被广泛用于GaAs、InP、GaN和其他材料的生长 ^[23] 。1999年，Kung等 ^[24] 使用ELOG技术在Si衬底上生长了GaN。Honda等 ^[25] 和Dadgar等 ^[26] 也分别通过选区生长技术和ELOG技术成功地在Si衬底上生长了GaN薄膜。Jiang等 ^[6] 提出了一种类ELOG技术来降低Si衬底上GaN薄膜的位错密度的方法，该技术被称为“无掩模微型侧向外延生长（Maskless Micro ELOG,MMELOG）”技术。这里的“无掩模”是指不需要额外制作掩模层，而“微型”则意味着横向外延尺度要比常规ELOG技术的小很多。图1-5所示为采用MMELOG技术在Si衬底上生长GaN的示意，生长过程为：①在Si（111）衬底上生长AlN缓冲层；②在AlN缓冲层上形成“GaN岛成核层”；③“GaN岛成核层”不断长大，“GaN岛成核层”也称为3D GaN层；④生长合并层，通过ELOG技术将3D GaN层合并成平整的GaN层。

如图1-5（a）所示，在垂直方向上，只有一部分螺位错从AlN缓冲层延伸到GaN岛，降低了GaN层内的位错密度。值得注意的是，GaN岛的密度（单位面积内岛的个数）和尺寸（GaN岛与AlN接触的区域）对从AlN缓冲层延伸到GaN岛的穿透位错（Threading Dislocation,TD）产生重大影响。GaN岛的密度和尺寸越小，GaN岛中的位错密度越低。但是，GaN岛的密度太小，不利于随后的ELOG合并。因此，需要控制适当的GaN岛密度和尺寸。除了GaN岛本身的生长条件之外，AlN层的状态也是控制GaN岛的重要因素。通常，AlN的表面越光滑，晶体的质量越高，则GaN岛更容易生长。通常，小的V/III比（通常小于500）、高压和高温也容易使GaN按3D岛生长模式生长。

在GaN岛上实现MMELOG，由于AlN与GaN之间的晶格失配度较大（2.47%），3D GaN层提供了较高的表面阻止GaN在AlN上生长。因此，后续的GaN将在均匀的GaN岛上生长，然后再调整GaN的生长条件，可以实现GaN的ELOG。此时，ELOG最重要的条件是具有较大的V/III比，通常达到2000以上。在ELOG的过程中，GaN岛中的位错会发生变化或相互作用。例如，两个位错相互反应并消失（如图1-5（b）中字母A所示），位错线平行于生长面（如图1-5（b）中字母B所示），位错线在一定方向上转弯（如图1-5（b）中的字母C所示），位错线沿生长方向延伸（如图1-5（b）中的字母D所示）。在这种情况下，A、B和C 3种位错有利于降低下一层材料中的位错密度，如图1-5（c）所示，只有D这种位错将直接穿透到下一层。演化机理基于透射电子显微镜（Transmission Electron Microscope,TEM）观察到的结果，在后面给出测试结果。关于ELOG过程中位错的演化机理，已有研究报道 ^[23-29] ，在此不再赘述。

图1-6所示为在Si（111）衬底上采用100nm AlN缓冲层获得的无裂纹和具有低位错密度的GaN薄膜的TEM图像。从图1-6（a）可以看出，在AlN层中存在大量的位错线（位错密度大于10 ¹⁰ cm ^-2 ），经过3D岛生长和MMELOG之后，GaN的位错密度降低到10 ⁸ cm ^-2 数量级。图1-6（b）、图1-6（c）和图1-6（d）是图1-6（a）的局部放大图，图中的字母A、B和C代表A、B和C 3种位错演变。为了更直观地显示3D岛生长和MMELOG的生长模式，可以降低GaN的位错密度，我们准备了直接在AlN层上生长的GaN样品，TEM图像如图1-6（e）所示。图1-6（e）中AlN缓冲层中的位错大部分延伸到GaN层中，因此与图1-6（a）中GaN层中的位错密度相比，直接在AlN上生长的GaN层中的位错密度要高很多。

在3D GaN岛生长并采用MMELOG技术之后，位错密度降低了两个数量级，从10 ¹⁰ cm ^-2 降至10 ⁸ cm ^-2 。使用该技术，测试GaN（0002）和（102）面的摇摆曲线，其半峰全宽（Full Width at Half Maximum,FWHM）分别为230 arcsec和330 arcsec。GaN通过随后的2D薄膜生长，表面进一步平整，这为LED结构的后续生长提供了良好的表面条件。图1-7所示为采用MMELOG生长的GaN外延层AFM图像，RMS为0.148nm。

1.1.2　渐变AlGaN缓冲层

除了前面提到的图形化衬底减少裂纹、MMELOG技术降低位错密度的方法之外，还有一种常规的办法，即在Si衬底和GaN外延层之间引入渐变AlGaN缓冲层或渐变AlN缓冲层。

在Si衬底上生长GaN的过程中，采用渐变AlGaN/AlN多层缓冲层可以获得表面平整无裂纹、位错密度较低的GaN。但是，相比在蓝宝石衬底上生长的GaN，位错密度仍然较大。据观察，在AlGaN/AlN材料系统中，晶格失配压应变越大，TD拐弯越严重 ^[30-31] 。在上述引入渐变AlGaN/AlN缓冲层的小组 ^[32] 和其他小组 ^[33-34] 的报告中，通常是一系列高Al组分AlGaN层（与下面的AlN层具有有限的晶格失配度）先在AlN/Si上沉积，但是对TD拐弯和压应变积累的减少几乎没有贡献。例如，AlN和Al _0.80 Ga _0.20 N之间只有约0.48%的晶格失配度，这使得TD只倾斜了很小的角度，大部分TD仍然可以穿透到上一层，使得X射线摇摆曲线（X-Ray Rocking Curve,XRC）衍射的FWHM仍然较宽。

基于对晶格失配、位错减少和应变弛豫的理解，Sun等 ^[35] 简化了用在Si衬底上生长无裂纹高质量GaN的AlGaN/AlN多层缓冲层的结构设计。Sun等采用Al _0.35 Ga _0.65 N作为与Si上AlN直接接触的第一层AlGaN。AlN和Al _0.35 Ga _0.65 N之间晶格失配度变大使得压应变增大，TD拐弯更严重，从而位错之间发生反应引起位错湮灭。随着TDD的大大降低，在随后Al _0.17 Ga _0.83 N/GaN生长过程中产生更多的压应变来补偿在降温过程中由热膨胀系数引起的拉应力，从而在Si衬底上获得无裂纹高质量的GaN薄膜。

通过双曲X射线摇摆曲线（Double-Crystal XRC,DCXRC）测量，在Si衬底上采用Al _0.17 Ga _0.83 N/Al _0.35 Ga _0.65 N/AlN作为缓冲层生长的厚度为3.6μm的N型（Si掺杂为5.8×10 ¹⁸ cm ^-3 ）GaN，其晶体质量很好，图1-8（a）和图1-8（b）分别所示为在Si衬底上生长的高质量GaN的DCXRC和从相对于3.6μm厚的N型GaN的（0001）平面获得的DCXRC的FWHM，表明刃位错密度较低 ^[36,37] 。

值得注意的是，与螺位错和混合位错相比，作为非辐射复合中心（Non-Radiative Recombination Center,NRC）的刃位错更不利于内量子效率（Internal Quantum Efficiency,IQE） ^[38] 。根据全色阴极荧光（Cathodoluminescence,CL）图像中的黑点密度统计，在Si衬底上生长的高质量GaN薄膜的TDD约为5.8×10 ⁸ cm ^-2 （如图1-8（c）所示），为后续的InGaN/GaN多量子阱（Multiple Quantum Well, MQW）有源区的生长提供了高质量的材料平台（如图1-8（d）所示）。

1.1.3　量子阱应变工程

与在Si衬底上生长GaN一样，InGaN量子阱（QW）在GaN上生长也存在晶格失配问题，其晶格有2%～3%的失配度。一方面，较大的晶格失配度将直接导致晶体质量下降，比如产生新的位错或产生In偏析；另一方面，它将在QW中引入巨大的压应力。X射线衍射测试显示InGaN QW（约为3 nwm）在 a 轴方向几乎完全应变。纤锌矿结构GaN的非对称性使得 c 轴方向存在自发极化和压电极化电场，能带结构变形并引起严重的能带弯曲。能带弯曲的时候，被注入QW中的载流子会被压电场迅速分离。载流子发生分离，其波函数的重叠变少，从而导致载流子的辐射复合效率降低，LED发光效率降低。辐射复合效率的降低将使载流子在QW中积累，因为载流子的耗尽速率低于注入速率，从而进一步出现载流子溢出和俄歇复合，降低了LED的发光效率。另外，应力的存在也会影响在外延生长过程中In的并入率。

总而言之，提高LED发光效率的关键是减少QW所受的应力，减少QW所受的应力有利于材料的生长和器件性能的提高。减少QW所受应力的方法之一是采用晶格常数与QW一致的材料作为势垒，通常是AlInN、AlInGaN等。InGaN和InAlN晶格匹配示意如图1-9所示，蓝光LED的QW中In组分为20%左右，如果采用Al _0.8 In _0.2 N作为势垒，则势垒的 a 轴晶格常数与QW的相同，而势垒高度高于GaN势垒高度。

使用Al _x Ga _y In _z N四元系合金作为量子垒也可以达到同样的效果，表1-1列出了与In _0.2 Ga _0.8 N量子阱匹配的、可以实现相同晶格常数的Al _x Ga _y In _z N势垒的不同组成和相应的带隙能量（不考虑弯曲系数）。

考虑到载流子限制效果，量子垒的势垒高度要大于GaN的势垒高度，Al _x Ga _y In _z N中Al组分要大于30%。从理论上讲，这是释放应力的好方法，但从材料生长的角度来说，这个方法实现比较困难，因为AlN和InN生长行为是相反的。在AlN的生长过程中，TmAl和NH ₃ 很容易发生预反应，且Al原子的表面迁移速率很低，为了抑制预反应、获得好的晶体质量，合适的生长条件是低压、小V/III比和高温。而对于易分解的InN来说，合适的生长条件是高压、高V/III比和低温。两种材料的对抗性生长条件给高质量AlInN或AlGaInN的生长带来很大困难。因此，生长与QW晶格匹配的量子垒不是释放QW所受应力的切实可行的办法。

释放QW应变的常用方法是在N型GaN和QW之间引入In含量相对较低的单层或多层InGaN作为预应变层。生长预应变层的目的是借助In释放来自N型GaN的部分应变。

生长预应变层不仅需要关注应变弛豫的效果，而且还要关注材料的晶体质量。因此，应适当控制In的含量。In含量高会导致晶体质量下降，In含量太低则产生的应变弛豫不足。通常，当预应变层较厚时，一般采用InGaN/GaN超晶格（Super Lattice,SL）而不是单层InGaN作为预应变层。InGaN/GaN SL作为预应变层兼顾了应变弛豫和QW晶体质量。在Si衬底上生长有预应变层的LED结构中的应变演化示意如图1-10所示，在N型GaN和QW之间引入预应变层使晶格更加平缓地演化，有助于缓冲InGaN QW所受的压应力。

Si和GaN之间巨大的晶格失配度和热失配度给材料生长带来了巨大挑战，同时也为生长高质量InGaN QW提供了机会。一旦裂纹和位错密度得到控制，由Si衬底引起的拉应变和晶格应变将成为In并入的积极因素，可以将QW的生长温度提高约20℃，从而提高QW的质量。

1.1.4　GaN基LED的V形坑

由于外延层和衬底之间晶格常数和热膨胀系数失配度大，在异质衬底上生长的InGaN/GaN基LED中存在高密度的TD。在蓝宝石或SiC衬底上生长的LED的TDD为10 ⁸ ～10 ⁹ cm ^-2 ，在Si衬底上生长的LED的TDD为10 ⁹ ～10 ¹⁰ cm ^-2 。TD被认为是非辐射复合中心 ^[39] ，与传统的半导体材料不同，GaN基LED的发光效率似乎对TD不敏感，有两种机制来解释这种现象。传统理论认为，InGaN量子阱中的大多数载流子位于富铟（In-Rich）区域，并在到达缺陷之前被复合掉 ^[40-41] 。最近一种新的理论认为，这种现象主要归因于V形坑（V Pit）。由位错引起的V形坑具有6个{101}的侧壁，看上去像嵌入MQW结构中的倒六角形V形坑 ^[42] 。图1-11所示为V形坑的结构。

注：1.N型GaN;2.InGaN/GaN SL;3.c平面QW；4.空穴注入层；5.P型AlGaN电子阻挡层；6.P型GaN;7.螺位错；8.V形坑产生的位置；9.V形坑的侧壁QW。

V形坑是GaN基LED的典型特征，早在1998年，关于V形坑的研究就已经开始 ^[43-44] ，但主要集中在V形坑的形成机理上。2000年，Takahashi等 ^[45] 研究了故意形成V形坑的单量子阱（Single QW,SQW）中TDD与光致发光强度之间的关系，在强激发条件下将其与正常SQW进行了比较。结果表明，故意形成V形坑增加了发光强度，降低了光致发光强度对GaN的TDD的依赖性。2005年，Hangleiter等发现TD可以通过形成V形坑进行自我屏蔽，并提出了一个物理模型来解释这种现象 ^[46-47] 。与QW的平台区域相比，V形坑的侧壁更薄且其中的In浓度低很多，这为每个位错周围提供了一定的能量势垒。因此，由位错引起的V形坑可以有效地屏蔽位错本身，并防止载流子发生非辐射复合，我们将此物理模式称为“V形坑屏蔽TD”模型。

随后，很多研究工作者研究了V形坑对InGaN/GaN MQW LED性能的影响 ^[48-56] 。在以前的工作中 ^[57] ，我们观察了在低温条件下侧壁MQW的电致发光（Electroluminescent,EL）。当具有非故意掺杂电子阻挡层（Unintentionally Doped Electron Blocking Layer,UID EBL）的LED在低温条件下，我们观察到一个相比主发光峰来说强度更强、半峰宽更宽的短波长EL峰，但在具有相同外延层结构的重掺杂电子阻挡层（Heavily Doped Electron Blocking Layer,HD EBL）样品中却无此峰。图1-12所示为具有UID EBL的样品A和具有HD EBL的样品B在典型的35 A/cm ² 电流密度下的EL光谱。主发光峰（ P ₁ ）源自c面MQW的发光，而发射峰（ P ₂ ）涉及与Mg相关的跃迁。经过仔细分析， P ₃ 峰来自V形坑侧壁MQW。 P ₃ 的峰值波长比 P ₁ 的峰值波长短。因此，与平台区域相比，V形坑侧壁的In浓度低很多。该结论与“V形坑屏蔽TD”模型一致，并为自我屏蔽效应的存在提供了可靠证据。

近年来，“V形坑屏蔽TD”模型被许多研究人员接受，即把具有高位错密度的InGaN基LED具有高发光效率归因于V形坑。在该模型中，V形坑的作用仅是屏蔽TD。但是，Li等 ^[58] 报道了具有高位错密度的InGaN基LED的高发光效率与V形坑对空穴注入有关。

在我们的工作中 ^[59] ，通过数值模拟建立了一个物理模型，这个模型被称为“V形坑增强空穴注入”模型。在该模型中，屏蔽位错只是V形坑对提高IQE的作用之一，而V形坑对空穴注入MQW中也起着重要作用。由于In浓度较低且 半极性面的侧壁结构中的极化电荷密度较低，因此空穴通过V形坑侧壁注入MQW中比通过平台区域注入MQW中更容易，有助于减轻效率衰退（Droop）现象，从而提高LED的发光效率。因此，具有较高位错密度的InGaN/GaN QW LED的发光效率仍然可以很高。

图1-13所示为空穴注入c面QW的两种方式：一种是空穴通过平台区域注入，即空穴从P型层直接注入c面QW；另一种是空穴通过V形坑侧壁注入，沿着侧壁QW输运到c面QW。

基于“V形坑增强空穴注入”模型，可以很好地理解V形坑对空穴注入的深度有重大影响 ^[58] 。该模型还用于解释实验结果，其中具有较大V形坑尺寸的LED具有更高的内量子效率，但正向电压更低 ^[60] 。该工作采用基于V形坑屏蔽位错和V形坑增强空穴注入的数值模型进行了仔细的模拟计算。实验数据与仿真结果吻合良好，V形坑的尺寸越大，越适合屏蔽位错和空穴注入。结果表明，当注入电流密度较小时，V形坑的主要作用是屏蔽位错，但它对正向电压没有影响。然而，在正常工作电流密度下，V形坑的主要功能是增强空穴注入，它会降低正向电压。因此，具有更大V形坑的LED具有更高的量子效率，但LED的正向电压更低，这主要是由于通过较大的V形坑注入了更多的空穴。

此外，我们还通过实验证明，在低温条件下，V形坑可作为空穴注入c面MQW的路径 ^[61] 。c面MQW发光峰的异常加宽和蓝移可以证明这一点，当流经V形坑的空穴比例增加时，就会发生这种现象。

V形坑除了屏蔽位错之外还可以促进空穴的注入来提高LED的IQE。根据“V形坑增强空穴注入”模型，V形坑的密度和大小与空穴注入密切相关，进而影响LED的IQE。因此，研究V形坑的密度和大小对改善LED性能非常重要。文献[62]对两个系列进行了模拟和计算。一个系列是针对固定尺寸的不同密度的V形坑（系列A），另一个系列是针对具有固定密度而尺寸不同的V形坑（系列B）。计算得出的IQE曲线表明，随着V形坑的密度和尺寸的增加，IQE先增大后降低。计算结果与报告论文的实验结果吻合良好 ^[63-64] 。这两个系列的IQE变化趋势基本相似，这暗示着V形坑的密度和大小对IQE的影响同样重要。在电流密度为35 A/cm ² 的情况下，根据计算结果，IQE与V形坑面积占比（V形坑的面积与最后一个QW的面积的比值）的关系如图1-14所示。在这两个系列的计算中，V形坑面积占比及其密度对IQE的影响几乎相同，这表明V形坑面积占比及密度是影响IQE的关键因素。计算结果表明，在电流密度为35 A/cm ² 时，使IQE最高的V形坑面积占比的最佳值约为50%。因为V形坑是由位错引起的，且V形坑密度存在最佳值，所以位错密度也存在最优值，这与传统的观点相反，这是具有高位错密度的InGaN基LED仍然具有高发光效率的主要原因，特别是对在Si衬底上生长的LED而言。应当注意，以上结果是从基于两个假设的模型中获得的，两个假设中一个是V形坑均匀分布，另一个是所有V形坑的尺寸都相同。但是实际上，在LED器件结构中要实现这两个假设是非常困难的。因此，在实际器件中，V形坑对空穴注入的增强作用会减弱，从而导致实际的V形坑面积占比最佳数据远小于理论值（50%）。但是，模拟结果为我们指出了提高GaN基LED性能的未来发展方向之一：在器件中获得相同尺寸且均匀分布的V形坑。

综上所述，V形坑除了能屏蔽位错，还可以促进空穴的注入，进而提高LED的IQE。目前，许多研究都集中在V形坑对位错的屏蔽作用，而V形坑对空穴注入的作用只是最近才开始受到关注。这对器件性能至关重要，值得深入研究。 XGNzz0m65zrV8JUOkCOiZZnrEHvU15aatGg1Zx32pHOZ+Kc6UoM0Qt2Esw/ZzMDV