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在进行集成电路版图设计前，设计者要能够对组成集成电路版图的基本要素，即各种元器件的版图进行识别，并且能够根据设计要求进行版图设计。本章主要介绍如何识别和设计电阻、电容、二极管、三极管和MOS场效应管等元器件的版图。
集成电路版图识别有相应的方法，同时也需要用到类似北京芯愿景软件技术股份有限公司提供的ChipLogic系列软件工具，下面分别对其进行介绍。
想要设计版图必须先学会识别版图。那么如何识别版图呢？这就需要设计者在电路原理、元器件物理特性、工艺条件等方面有扎实的基本功。下面举几个具体的例子，电阻、三极管版图与工艺剖面图的对比如图2.1所示，电路原理图与版图的对比如图2.2所示，通过计算机软件绘制的集成电路版图如图2.3所示，显微镜下的集成电路实物图如图2.4所示。
图2.1 电阻、三极管版图与工艺剖面图的对比
图2.2 电路原理图与版图的对比
图2.3 通过计算机软件绘制的集成电路版图
图2.4 显微镜下的集成电路实物图
在集成电路行业内有专门的软件用来对集成电路版图进行观察和识别，这些软件可以对集成电路进行图形放大、分区、逻辑提取、绘制和检查验证，还可以基于芯片背景图像提取电路网表数据。网表数据提取出来之后可以导出为指定格式的数据文件，并且可以导入Cadence等EDA软件进一步进行仿真等处理。当然，利用这些软件也可以对版图进行修改和绘制。在软件中对集成电路版图区块进行分析如图2.5所示。
图2.5 在软件中对集成电路版图区块进行分析
集成电路是将各种元器件制作在一块半导体晶片上而形成的，因为所有的元器件及其互连线都做在一起，所以称为集成电路。集成电路包含各种各样的元器件，其中不乏常用的电阻、电容等。电阻是其中最常用的一种电子元器件，用来提供明确的或可控的电阻值，它在许多领域都有应用。集成电路中的电阻和普通的色环电阻不同，由于条件限制，集成电路中的电阻必须用集成电路制造工艺中所能使用的材料来制作。另外，出于诸多方面因素的考虑，实际制作的电阻也是多种多样的。
集成电路中的电阻主要是由薄膜材料经掺杂工艺制作而成的，在大部分集成电路制造工艺中有多种不同类型的电阻材料可供选择，某些材料适用于制作大阻值电阻，某些材料适用于制作小阻值电阻。但要注意的是，版图往往有相应的设计规则（根据加工工艺不同，这些规则通常是综合考虑工艺生产能力和产品的优良率而制定的），有时小阻值材料更适用于制作大阻值电阻，这要根据具体情况来确定。同时在设计时，不同材料的精度和温度特性会有较大差别，这一点也是要考虑的，设计者通常要为每个电阻选择合适的材料并据此标注其电路符号。
当电流流经导体时，会在导体两端产生电压降，其关系服从欧姆定律。一块材料的电阻值要根据电流的流向来判断。例如，在图2.6中，电流从左向右流经一块P型半导体材料，该材料的宽度为 W ，长度为 L ，厚度为 X 。
图2.6 电流流经P型半导体材料
这块P型半导体材料的电阻值 R 为
式中， L ——材料的长度；
W ——材料的宽度；
X ——材料的厚度（结深）；
ρ ——材料的电阻率。
在式（2.1）中， W 、 L 、 X 与具体设计和工艺有关， ρ 与材料本身有关，它的常用单位是Ω·cm。导体的电阻率很小；半导体的电阻率要大一些，其大小主要取决于掺杂浓度；绝缘体（如二氧化硅）的电阻率理论上是无穷大的。主要材料的电阻率如表2.1所示。
表2.1 主要材料的电阻率
如果材料的宽度 W 等于其长度 L ，则式（2.1）可变为
此时的电阻有一个专门的名称，即方块电阻，用 R □ 或 R S 来表示。方块电阻的意义在于，它只和材料的电阻率和厚度（结深）有关，而与材料的具体形状无关。这样在版图设计过程中如果知道了相应材料的方块电阻，设计者就可以很方便地设计出相应电阻的图形。例如，已知需要设计的电阻阻值为1kΩ，而方块电阻 R S 为200Ω/□，那么在设计电阻版图时只要设计出5个方块拼接的图形就能够得到1kΩ的电阻。也就是说，只要画一个长度为宽度5倍的图形即可，如图2.7所示。
图2.7 电阻版图示意图
虽然可以很容易地计算出均匀掺杂材料的方块电阻，但在大部分情况下，集成电路中的材料往往是非均匀掺杂的。也就是说，电阻率并非一个定值，是不能用式（2.2）来计算此类扩散层的方块电阻的。在这种情况下，扩散层的方块电阻通常通过反复测量获得。某工艺中不同材料的方块电阻如表2.2所示。
表2.2 某工艺中不同材料的方块电阻
续表
从表2.2中可知，不同材料的方块电阻存在很大的差异。其中，阱区、N+区、P+区都属于掺杂层，其方块电阻相对较大，因此在版图中如果要设计大阻值电阻，则可选用这些材料。如果要设计小阻值电阻，则可选用多晶材料。一般不选用金属材料来设计电阻，但金属的阻值在集成电路中是需要考虑的，因为金属会产生寄生效应，这一点在设计中应该充分考虑并设法消除。
集成电路版图中的电阻一般分为两大类：一类是无源电阻，另一类是有源电阻。其中，无源电阻根据所用膜层材料的不同又分为阱电阻、掺杂层电阻和多晶电阻。这里要注意的是，阱电阻和掺杂层电阻实际上都是单晶硅掺杂后形成的电阻，只不过掺杂量差别较大，从而导致其方块电阻相差较大。另外，多晶电阻材料是掺杂后的多晶硅（简称多晶），多晶本身是一种绝缘材料，它的电阻率非常大，但多晶在掺杂少量杂质后导电性能会急剧提升而接近金属，因此在集成电路制造工艺中常用掺杂后的多晶来替代金属作为MOS场效应管的栅极材料。在集成电路制造工艺中默认所有的多晶都是经过掺杂的，因此这里的多晶指的是掺杂的多晶，其具有较小的电阻率。
1.阱电阻
阱电阻是使用阱区材料制成的电阻。阱电阻版图如图2.8所示，阱电阻版图实物图如图2.9所示。
图2.8 阱电阻版图
图2.9 阱电阻版图实物图
（其中白色区域为阱区）
在这里要注意两点：第一，阱电阻的长度应该是两个接触孔之间的长度，而非整个阱区的长度，因为电流是经两个接触孔流经电阻体的；第二，电阻的计算宽度需要在设计宽度的基础上加以修正，因为在集成电路制造工艺中做阱区往往是最初的一道工序，之后还有许多高温工序，这些工序也会加深阱杂质的扩散，到完成成品时阱区的实际宽度一般会比设计宽度大20%左右。扩散后的电阻率和方块电阻显然也会发生变化，那么需不需要对其进行修正呢？这是不需要考虑的，因为实际的方块电阻是根据成品实际测得的，工艺厂商给出的方块电阻就是成品的方块电阻，不用再加以修正。
2.掺杂层电阻
掺杂层电阻又叫扩散电阻，扩散电阻是通过在半导体晶片上进行离子注入或扩散制造而成的。扩散电阻的阻值与半导体材料的导电性能有关，通过控制扩散过程中的掺杂浓度和深度可以调节阻值。扩散电阻主要应用在以下场景中。
（1）电流限制和分压：扩散电阻可以被设置为电路中的电流限制器或分压器，通过控制扩散过程中的掺杂浓度和深度可以调节阻值，以适应特定的电流限制要求或电压分压比例。
（2）测量环境温度的变化：扩散电阻的阻值随温度变化而变化，这种特性使其可以用于制造温度传感器，其阻值的变化可用于反映环境温度的变化。
（3）电阻网络：扩散电阻可以用于构成复杂的电阻网络，如电阻分压、电流限制和信号传输等网络。这些网络在模拟电路和数字电路中都有应用。
（4）模拟电路：扩散电阻可以在模拟电路中作为电阻元件使用，用于调节电压和电流，实现信号处理和放大。
（5）电流源和电流镜电路：扩散电阻可用于构建电流源和电流镜电路，这些电路在模拟电路和放大器设计中具有重要作用。图2.10所示为做在N阱中的P+掺杂电阻版图。
图2.10 做在N阱中的P+掺杂电阻版图
3.多晶电阻
多晶电阻由多晶层构成。这里要注意的是，有的工艺中有两个以上多晶层，这些多晶层的方块电阻是不同的，在设计时要注意区分。多晶电阻的阻值计算和阱电阻一样，长度需要从开孔处开始计算，宽度不需要修正，因为多晶层不会发生扩散。多晶电阻版图如图2.11所示，多晶电阻版图实物图如图2.12所示。
从前面所述几种电阻的版图和实物图来看，几种电阻版图的形状都为矩形，这主要是因为受到工艺条件的限制，在工艺中对各个层次都有最大和最小尺寸的限制。如果已经到了最大尺寸还不满足设计要求怎么办？此时可以对电阻进行一定的变形处理以满足设计要求，主要有以下两种方法。
图2.11 多晶电阻版图
图2.12 多晶电阻版图实物图
一种方法是通过金属导线对最大尺寸的电阻进行串联，从而增大阻值，如图2.13所示。
图2.13 多个阱电阻串联
另一种方法是绘制弯曲版图，如图2.14所示。对于弯曲版图，在计算方块电阻时要注意考虑方块的个数。
图2.14 弯曲的长电阻版图
4.有源电阻
在集成电路设计中，还有一种用MOS场效应管来替代电阻而制成的有源电阻。通常电阻元件都是无源元件，也就是说，其阻值的大小和电源是没有关系的。但有源电阻的阻值是会随着电压变化而变化的，因此称为有源电阻。有源电阻通常是将MOS场效应管的栅极和源极短接连到电路中构成的，其电路参数需要满足一定的条件，此时MOS场效应管可以当作固定电阻来使用。之所以要采用有源电阻，主要是因为这样可以大大缩小版图面积，相比采用无源电阻，版图面积有时能缩小80%以上。有源电阻也因此在集成电路设计中广受青睐。但有源电阻的缺点也是显而易见的，它的阻值会受到电压波动的影响，严重时会导致电路功能失效，因此在精度要求比较高的电路中，有源电阻要慎用。由于有源电阻的版图实际上是MOS场效应管的版图，因此本节不给出其版图。
5.金属电阻
金属电阻是使用金属材料制成的电阻。金属电阻的阻值通常相对较低，用于连接电路中的导线和连接点。金属电阻的阻值可以通过调整金属导线的尺寸、形状和电阻率来控制。金属电阻版图如图2.15所示。
图2.15 金属电阻版图
电容在模拟集成电路中扮演着举足轻重的角色，它常被用于交流信号耦合、构建延迟和相移电路、滤除纹波噪声等场合。通常电容可存储静电场能量，其体积较大。在集成电路中受面积限制，制作的电容容量一般为fF（10 -15 F）级别，很难实现几百皮法的电容制作。但是因为这种微小容量的电容对某些关键应用（特别是补偿反馈网络）来说已经足够了，所以在集成电路中还是会大量用到电容。MOS集成电路中的电容都是平板电容（Parallel-Plate Capacitor），其容量表达式为
式中， C ——电容；
C 0 ——单位面积电容，单位为F/μm 2 ；
A ——电容版图面积；
ε 0 ——真空介电常数，其值约为8.854×10 -12 F/m；
ε OX ——二氧化硅的相对介电常数；
T OX ——氧化层厚度；
W 、 L ——电容版图的宽度、长度。
这里要注意的是，电容版图面积是电容两极板的两个图层交叠部分的宽度 W 和长度 L 的乘积，而不是单块极板的面积。单位面积电容是两极板间介质的相对介电常数 ε 和极板间距 d 的比值。
由于集成电路中的电容两极板间的介质通常为二氧化硅，因此这里的相对介电常数为真空介电常数 ε 0 和二氧化硅相对介电常数 ε OX 的乘积。极板间距为氧化层厚度 T OX 。常用材料的相对介电常数如表2.3所示。
表2.3 常用材料的相对介电常数
从表2.3中可以看出，硅和四氮化三硅（简称氮化硅，用SiN表示）的相对介电常数要比二氧化硅大。由于氮化硅的相对介电常数接近二氧化硅的2倍，而且氮化硅易于制备，工艺兼容性好，因此经常使用氮化硅替代二氧化硅作为电容两极板间的介质。但氮化硅也有缺点：一是容易形成针孔，针孔会使部分区域变薄，降低电容的可靠性；二是氮化硅和与之接触的硅材料之间的热膨胀系数相差较大，这样会产生应力，从而影响元器件的可靠性和使用寿命，这个问题在制作电容这种面积较大的元器件时尤为突出。为了解决这个问题，可以在氮化硅上层和下层各增加一个氧化层，从而形成O—N—O结构。此时的电容相当于3个平板电容的串联结构，根据电容串联关系可得，O—N—O结构的复合介电常数表达式为
式中， T OX1 ——第一个氧化层厚度；
T OX2 ——第二个氧化层厚度；
T NI ——氮化硅厚度；
ε NI ——氮化硅的相对介电常数。
从表2.3中还可以看出，硅的相对介电常数比二氧化硅和氮化硅都大很多，而在双极型集成电路中也有采用反偏PN结所产生的结电容的情况，此时反偏PN结耗尽区（硅）就成为电介质，它所产生的结电容比二氧化硅和氮化硅产生的结电容都大。但结电容本身也有缺点：由于空间电荷区宽度是反偏电压的函数，因此结电容本身也会随着电压的变化而变化，这给计算和应用都带来了比较大的麻烦。此外，正是由于空间电荷区宽度是反偏电压的函数，最终在制作电容时，平板电容往往通过减小氧化层厚度来提供与结电容相等甚至更大的单位面积电容，而平板电容的寄生效应又远小于结电容，因此在CMOS工艺中还是以使用平板电容为主。
通常工艺中一般会给定单位面积电容，应根据需要的电容容量来绘制实际电容版图。还有一点也是设计者要注意的，集成电路中的平板电容由于氧化层厚度有限，击穿电压一般都比较低，工艺中会给出击穿电压参考值，在设计电容版图时需要考虑相关平板电容的击穿电压。电容版图面积示意图如图2.16所示。
图2.16 电容版图面积示意图
1.双层多晶电容
双层多晶电容：多晶2作为电容的上极板，多晶1（其余的区域）作为电容的下极板，栅氧化层作为介质。双层多晶电容版图如图2.17所示。
图2.17 双层多晶电容版图
在双层多晶电容版图中主要考虑的是接触孔的摆放。一般情况下，接触孔需要尽可能多且均匀分布，如图2.18所示，中、下极板的接触孔做成环状，上极板的接触孔做成叉指状，这样做主要是为了保证在电容充、放电时电流均匀，以及减小寄生电阻带来的延迟。
图2.18 双层多晶电容版图实物图
2.多晶-掺杂扩散区（或注入区）电容及MOS电容
某些工艺不能制作双层多晶电容，但在绝大多数集成电路中都要用到电容元件，此时可以使用多晶-掺杂扩散区电容。这种电容的制作方法是先在淀积多晶前掺杂下极板区域，再生长栅氧化层作为电容绝缘氧化层，最后用化学气相淀积法制作多晶层作为上极板。
多晶-掺杂扩散区电容版图实物图如图2.19所示。这种电容的结构和MOS场效应管类似，也是由金属（多晶）、氧化物、半导体材料共同组成MOS结构，因此其往往会被误判为MOS电容。实际上两者之间是有很大区别的，多晶-掺杂扩散区电容只是两极板结构的平板电容，与普通平板电容的不同之处是，它的下极板材料为掺杂半导体。
图2.19 多晶-掺杂扩散区电容版图实物图
根据半导体元器件的物理特性可知，完整的MOS电容的工作状态有三种：一是表面电荷积累工作状态，二是表面耗尽工作状态，三是反型工作状态。在表面电荷积累工作状态和反型工作状态下，MOS电容相当于平板电容，电容值只和氧化层厚度和相对介电常数有关。在表面耗尽工作状态下，MOS电容为氧化层电容（平板电容）和耗尽区电容的串联结构，此时电容值是极板电压的函数。也就是说，MOS电容的电容值不是一个定值，因此在电路设计中通常不被采用。表面耗尽工作状态下的MOS电容仅仅是一种寄生电容。反型工作状态下MOS电容的电容值虽然为定值，但在交流信号下电容要进入反型工作状态必定会经过耗尽区，因此这种工作状态也不可取。
通常在电路设计中要求电容值始终为定值，而要使MOS电容的电容值始终不变，只能让其仅工作于表面电荷积累状态，其他两种工作状态是要避免的。因此，一般来讲，如果下极板用N型材料来制作，那么下极板的电位应始终为全电路中的最低电位（通常为地电位），这也限制了MOS电容在电路中的使用范围。MOS电容作为旁路电容或滤波电容问题不大，但基本上不能用于信号耦合。由于MOS电容的下极板材料为掺杂半导体，会产生诸多寄生效应，而且工作中电压的波动会对电容产生一定的影响，因此MOS电容的使用效果往往不及双层多晶电容。MOS电容的优势是节约了一层多晶，能降低生产成本。
3.金属-多晶电容
金属-多晶电容是将多晶作为下极板、金属作为上极板构成的MOS电容。同样，采用这种方法制作的电容也是平板电容。它和多晶-掺杂扩散区电容一样也不需要用到第二层多晶。这种电容的缺点是氧化层质量相对较差，并且会对布线造成一定的不便。
4.MIM电容和MOM电容
MIM（Metal-Insulator-Metal）电容称为极板电容，其电容值较精确，不会随偏压变化而变化。MIM电容是由上、下两层金属构成的，其电容值可以用上极板的单位面积电容来进行估算，上、下极板接法不可互换，一般用在模拟电路中。由于上、下层金属在三维空间内距离氧化层较远，因此要为上、下层金属添加通孔层次，并且用通孔连接上、下层金属，以达到缩小极板间距、增大电容的目的。图2.20所示为MIM电容版图。
MOM（Metal-Oxide-Metal）电容是指同一层金属边沿之间所形成的电容。为了缩小版图面积，可以叠加多层金属，一般为梳状结构。MOM电容一般只在多层金属的先进制程上使用，因为它是通过多层布线的版图来实现的，其电容值的精确性和稳定性不如MIM电容，一般用在对电容值要求不高的场合。图2.21所示为MOM电容版图。
图2.20 MIM电容版图
图2.21 MOM电容版图
集成电路制造最主要的步骤就是在一块平面单晶硅材料上做出P型区域和N型区域。P型区域和N型区域的交界处形成PN结，在两端加上电压即可形成二极管。当然，在双极型集成电路中通常用NPN型三极管中的集电结或发射结作为PN结二极管，此时基极和另外一极短路。本节讨论由PN结构成二极管的情况。
通常由PN结构成二极管有两种情况：一是直接利用衬底和阱区构成二极管；二是在阱区内做掺杂区，由掺杂区与阱区构成二极管。
在图2.22中，中间为P型高掺杂区，周围为N阱区，在纵向结构上P型高掺杂区被N阱区包围，其中流经二极管的电流与中间P型高掺杂区面积成正比。N阱-P掺杂扩散二极管版图实物图如图2.23所示。
图2.22 N阱-P掺杂扩散二极管版图
图2.23 N阱-P掺杂扩散二极管版图实物图
双极工艺是制作三极管非常成熟且便捷的工艺，但双极工艺由于本身有一定的缺陷，所以不能进行大规模集成。目前，制作超大规模集成电路的主流工艺是CMOS工艺。CMOS工艺是为了制作MOS电路而设计出来的，通常只能用于制作寄生的三极管，这些寄生元器件的性能参数通常与期望值相差很大，而且在电路中也很难按设计要求来制作，因此采用普通CMOS工艺很难进行三极管的制作。由于三极管在很多场合下又是MOS器件所不能替代的，所以之后又开发出BiCMOS工艺，这种工艺仍以制作CMOS电路为主，不同之处是，它可以优化三极管的性能，能够按照设计要求很方便地将三极管和MOS器件制作在一起并进行集成。图2.24所示为采用BiCMOS工艺制作的典型NPN型三极管的纵向结构示意图。
从图2.24中可以看出，BiCMOS工艺相较于普通CMOS工艺增加了BN+层次，即高掺杂N型埋层，这个埋层的作用主要是降低寄生体电阻，从而提高三极管的性能。在BiCMOS工艺中，首先在衬底上进行埋层扩散，制作出N+埋层区，然后进行一次硅外延，MOS器件做在外延层上。
图2.24 采用BiCMOS工艺制作的典型NPN型三极管的纵向结构示意图
如图2.25所示，先在中间的P型衬底上进行N阱区扩散，再在N阱区中间进行N+掺杂，3个区域分别引出引线，构成PNP结构的三极管。和二极管一样，此处的发射极版图面积决定了其最终电流大小。外围接触孔除留有布线的一边以外，其余边上尽量布满。小信号三极管往往采用最小发射极面积以节省空间。在实际版图设计中，如果需要进行功率三极管设计，则往往采用多个三极管并联的方式增大电流。
图2.25 采用BiCMOS工艺制作的典型PNP型三极管版图
图2.26所示为4个并联PNP型三极管版图实物图。在实际的功率三极管设计中，往往需要考虑很多问题，其中主要的问题是发射极电压偏置差异、热击穿和二次击穿。在BiCMOS工艺中，由于金属引线往往采用更小的厚度，因此金属引线上会产生一定的偏压，从而使实际发射极电压产生偏差，在大电流的情况下，各个三极管工作状态就不同，某些三极管中会通过超过设计上限的电流。在功率三极管中，电流过大会产生热点，严重时会导致热击穿，使功率三极管失效甚至被烧毁。这些问题都可以从版图设计上着手加以优化。
图2.26 4个并联PNP型三极管版图实物图
MOS场效应管是大规模集成电路中用得最多的元器件之一，由金属、绝缘介质（二氧化硅）和半导体材料构成。
按照导电类型的不同，MOS场效应管可分为NMOS场效应管和PMOS场效应管两种。
NMOS场效应管的纵向结构示意图如图2.27所示。在P型衬底上制作出两个N+区作为NMOS场效应管的源极和漏极，上方是栅氧化层，栅氧化层上方是金属栅。铝栅工艺中通常采用金属铝作为MOS场效应管的栅极，目前大部分工艺都采用硅栅工艺。前文提到，掺杂后的多晶具有比较小的电阻率，其特性和金属类似，因此在硅栅工艺中常采用多晶来替代金属铝作为MOS场效应管的栅极。
图2.27 NMOS场效应管的纵向结构示意图
当栅极加上足够高的电压（＞ V TH ）时，栅氧化层下方的P型衬底材料发生反型，从而使源漏区导通，MOS场效应管开始工作；反之，MOS场效应管截止，没有电流通过。
对于MOS场效应管而言，有两个参数是比较关键的：一个参数是阈值电压。MOS场效应管的阈值电压直接影响MOS场效应管的工作情况。阈值电压的大小直接与栅氧化层厚度有关。阈值电压会在工艺文件中给出，版图设计者可以参考，但并不能改变这个参数。另一个参数是跨导。MOS场效应管的跨导决定了通过MOS场效应管的电流大小，它不仅与迁移率、氧化层电容有关，还与实际MOS场效应管的平面结构有关。因此，MOS场效应管的电流大小在很大程度上是由版图尺寸决定的。
图2.28所示为PMOS场效应管版图，图层中间垂直的矩形为多晶栅，其两端分别为源区和漏区，源区和漏区内各有一个接触孔通向上层金属。这里的栅极没有接触孔连接上方金属，因为多晶具有和金属接近的电学特性，所以在集成电路中许多金属连线可以用多晶来替代。当然，最后的电信号输入/输出还要依靠金属完成，毕竟多晶的方块电阻相对而言还是比较大的，在布线比较长时，布线本身带来的寄生电阻不得不考虑。此处由于栅极通过金属向外连接所需要放置的接触孔不一定在MOS场效应管所在的区域内，因此未画接触孔。
图2.28 PMOS场效应管版图
MOS场效应管版图有两个重要参数：一个是沟道宽度 W ，另一个是沟道长度 L 。宽度和长度的比值称为宽长比，MOS场效应管的宽长比决定了流经MOS场效应管的电流大小。
图2.29所示为MOS场效应管版图实物图，两端有接触孔的图层为沟道区，单边有接触孔的图层为多晶栅，它们组合形成MOS场效应管版图。图2.29中一共有3个MOS场效应管版图，它们虽然在形状上有差别，但结构是一样的。形状上的差别主要源于宽长比不同，特别是最后一个MOS场效应管版图，它和前面的电阻版图形状比较类似，但实际上它只是宽长比比较特殊的MOS场效应管。将MOS场效应管版图设计为不同的形状，主要是出于版图布局和面积方面的考虑。MOS场效应管在集成电路中的应用非常多，根据宽长比不同，其版图形状会有很大的差异。
图2.29 MOS场效应管版图实物图
（1）MOS集成电路中的电阻通常有哪几种类型？它们的方块电阻大致在什么范围内？
（2）在集成电路版图中如何绘制正确阻值的电阻版图？
（3）MOS集成电路中有哪几种常用的电容？集成电路要求电容性能稳定、寄生电容小，通常会采用哪种电容？
（4）如何识别集成电路版图中的二极管版图和三极管版图？
（5）根据半导体元器件的物理特性，大致估算图2.29中3个MOS场效应管的宽长比。
（6）针对实际元器件的版图进行识别。