4.4　低电压差分信号（LVDS）的布线

4.4.1　LVDS布线的一般原则

LVDS（Low Voltage Differential Signaling，低电压差分信号）是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。LVDS的传输支持速率一般在155Mbps（大约为77MHz）以上。在ANSI/TIA/EIA-644中，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。

LVDS信号不仅是差分信号，而且是高速数字信号。因此，对用来传输LVDS的PCB线对必须采取措施，以防止信号在终端被反射，同时应降低电磁干扰以保证信号的完整性。在PCB布线时需要注意的一些问题 ^[84] 如下。

1 .采用多层板结构形式

包有LVDS信号的PCB一般都建议采用多层板结构形式。由于LVDS信号属于高速信号，故与其相邻的层应为接地层，且应对LVDS信号进行屏蔽以防止干扰。另外，对于密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS信号与其他信号分别放在不同的层。例如，对于4层板，通常可以按LVDS信号层、接地层、电源层、其他信号层布层。

一个包含LVDS信号的PCB设计实例 ^[84] 如图4-30所示，有16层。LVDS信号分别走在L ₁ 层和L ₁₆ 层，L ₁ 层的屏蔽层为G ₂ 层，L ₁₆ 层的屏蔽层为G ₁₅ 层（其中G ₂ 层、G ₁₅ 层是一个完整的接地平面），这样不但可以减少过孔数，保证接线最短，而且每个LVDS信号层都与完整的接地平面相邻。

2 .控制传输线阻抗

LVDS信号的电压摆幅只有350mV，以电流驱动的差分信号方式工作。为了确保信号在传输线中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，其中单线阻抗为50Ω，差分阻抗为100Ω±10Ω。阻抗控制得好坏直接影响信号的完整性及延迟。

（1）确定走线模式、参数及计算阻抗

LVDS分外层微带线差分模式和内层带状线差分模式两种。在实际应用中，可以利用一些高速电路仿真分析工具，通过合理设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。通过合理设置参数，阻抗可利用相关阻抗计算软件（如POLAR-SI6000、CADENCE的ALLEGRO、Mentor的ePlanner等）计算，也可利用阻抗计算公式计算。微带线和带状线的阻抗计算公式见4.3节，从计算公式可以看出，阻抗与绝缘层厚度成正比，与介电常数、线的厚度及宽度成反比。

在很多时候，同时满足单线阻抗和差分阻抗是比较困难的。一方面，线宽（Width）和线间距（Separation）的调整范围会受到物理设计空间的限制，例如，在BGA或直列型边缘连接器内的布线和线宽受焊盘尺寸和间距的限制；另一方面，线宽和线间距的改变都会影响单线阻抗和差分阻抗。因此，在一定的层叠条件下，了解线宽和线间距与阻抗之间的关系，对设计师设定差分布线规则就十分有意义了。利用Mentor公司的HyperLynx软件，可以很方便地计算出达到预定阻抗的线宽和线间距关系。设计师不要仅仅依赖自动布线功能，而应仔细修改以实现差分阻抗匹配，并实现差分线的隔离。

（2）走平行等距线

在确定走线线宽及间距后，在走线时要严格按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行。平行的方式有两种：一种为两条线走在同一线层（side-by-side），即同层内的差分形式；另一种为两条线走在上下相两层（over-under），即层间差分形式。一般尽量避免使用层间差分形式，因为在PCB的实际加工过程中，由于层叠之间的层压对准精度大大低于同层刻蚀精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，从而会造成层间差分对的阻抗变化。建议尽量使用同层内的差分形式。

3 .遵守紧耦合的原则

在计算线宽和间距时，要求遵守紧耦合的原则，也就是差分线对间距小于或等于线宽的原则。当两条差分信号线距离很近时，电流传输方向相反，磁场相互抵消，电场相互耦合，电磁辐射也要小得多。

4 .走线应该尽可能地短而直

为确保信号的质量，LVDS差分线对走线应该尽可能地短而直；差分信号对布线的长度应该保持一致，避免差分线对布线太长，出现太多的拐弯；拐弯处尽量用45°或弧线，避免90°拐弯；应尽量减少布线中的过孔数和其他会引起线路不连续性的因素。

5 .不同差分线对之间的间距不能太小

LVDS对走线方式的选择没有限制，微带线和带状线均可，但是必须注意要有良好的参考平面。不同差分线对之间的间距不能太小，至少应为3～5倍的差分线间距。必要时可在不同差分线对之间加地孔隔离以防止相互间的串扰。

6 . LVDS 信号远离其他信号

对LVDS信号和其他信号，如TTL信号，最好使用不同的走线层。如果因为设计限制必须使用同一层走线时，LVDS走线和TTL走线的距离应该足够远，至少应为3～5倍的差分线间距。

7 . LVDS 差分信号不可以跨平面分割

尽管两根差分信号互为回流路径，跨平面分割不会割断信号的回流，但是跨平面分割部分的传输线会因为缺少参考平面而导致阻抗不连续。

8 .接收端的匹配电阻要尽量靠近接收引脚

接收端的匹配电阻到接收引脚的距离要尽量短，接线距离也要尽量短。

9 .控制匹配电阻的精度

使用终端匹配电阻可实现对差分传输线的匹配，其阻值一般为 90～130Ω。电路也需要用此终端匹配电阻来产生正常工作的差分电压。对于点到点的拓扑，走线的阻抗通常控制在100Ω，但匹配电阻可以根据实际情况进行调整。最好使用精度为1％～2％的表面贴装电阻跨接在差分线对上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以更好滤除共模噪声。根据经验，10％的阻抗不匹配就会产生5％的反射。

10 .未使用的引脚处理

将所有未使用的LVDS接收器输入引脚悬空，所有未使用的LVDS和TTL输出引脚悬空，所有未使用的TTL发送/驱动器输入和控制/使能引脚接电源或地。

4.4.2　LVDS的PCB走线设计

LVDS的PCB走线非常讲究，设计时应该遵守高速数字设计的一般规则，设计规则与一般差分对一致。

① 采用阻抗受控传输线，传输线的阻抗与传输媒介（如电缆）和匹配电阻一致；

② 保持差分对的走线电气长度对称以减小错位；

③ 采用手工布线；

④ 减少过孔数量及其他不连续设计；

⑤ 避免采用90°拐角，应采用135°或弧形走线；

⑥ 尽量减小差分对的距离以提高接收器的共模抑制能力。

常用的PCB阻抗受控传输线结构和阻抗计算公式 ^[84] 如图4-31所示。PCB阻抗受控传输线也可以采用如图4-32所示的结构。

保持差分对的对称性是PCB布线的关键，差分对走线的任何不对称都可能导致信号完整性问题和电磁辐射问题。例如，如果差分对的长度不匹配，就会直接导致差分信号错位：一方面会使接收端的眼图闭合，传输速度下降；另一方面会直接造成差分信号转变为共模信号，从而可能导致严重的EMI问题。另外，不但差分对的抗干扰性能会下降，而且也会因为辐射增强而干扰其他敏感电路。

一个LVDS PCB传输线好和不好的设计实例 ^[85] 如图4-33所示。

发送器输出到连接器之间的PCB走线的长度匹配应该控制在5mm以内，通常需要如图4-34所示的蛇形走线控制长度匹配 ^[86] 。

对于端接的引线长度，如果接收器和端接之间的距离不能控制在2cm，则需要采用如图4-35所示的Fly-by端接方式 ^[86] 。

MAX3950是一个+3.3V、10.7Gbps、1︰16解串器，采用LVDS输出。MAX3950评估板的PCB设计示意图如图4-36所示 ^[87] 。

一些公司为PCB的传输线设计提供EDA软件，以辅助设计人员进行PCB传输线设计。例如，Polar Instruments Ltd.的Speedstack PCB阻抗场解算器和层叠软件包如图4-37所示。Speedstack PCB是Si8000场解算阻抗计算器和Speedstack专业多层电路设计系统的打包组合。Si8000m 8.0版内置了阻抗图形技术，是一个功能强大的阻抗设计系统。Si8000m现在与Speedstack结合在一起，共同构成了Speedstack PCB。

4.4.3　LVDS的PCB过孔设计

LVDS的PCB过孔设计也应该遵循“保持差分对走线电气长度对称”的原则。一个LVDS差分对过孔的PCB设计的3D示意图 ^[84] 如图4-38所示。一个通过过孔连接的背板子系统示意图 ^{[ 79,85 ]} 如图4-39所示。

对于电源和接地的PCB过孔，也需要遵循“保持差分对走线电气长度对称”的原则，可以采用如图4-40所示的低电感和高容量的结构形式 ^[84] 。同时，在电源板和接地板之间嵌入电容，使用2mil FR-4 介质，每平方英寸PCB大约有500pF电容，以获得好的退耦效果。