向工程中添加设计文件可以有两种方式:创建新文件和加载设计文件。创建新文件的步骤如下。
(1)创建新文件。在创建工程结束后会弹出对话框,有多种添加方式可供选择。在本实例中选择其中的“Create New File”选项,如图1-22所示。
(2)输入文件名。在弹出的对话框中输入文件名,在本实例中输入“fulladd”,将“Add file as type”选项选为“Verilog”,单击“OK”按钮完成操作,如图1-23所示。注意文件类型默认为“VHDL”类型,一定要选择为“Verilog”类型,仿真文件才能编译正确。
图1-22 选择创建新文件
图1-23 输入文件名
(3)新建文件完毕。单击“OK”按钮后,就可以在Project窗口中看到新加入的文件“fulladd.v”,这时可以对该文件进行设计输入。双击该文件,即可在编辑窗口看到文件内部的内容。由于是新建的文件,因此可以看到内部是空白的,如图1-24所示。
图1-24 添加文件完毕
输入的文件名不能是fulladd.v,因为后缀的形式是在“Add file as type”中被定义的!