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在开始一个设计之前，首先要在ModelSim中创建工程和对应的工作库。这里并不把所有的创建方式都列举出来，仅采用新建工程的方式直接创建默认工作库，这种方式比较简便。具体可按以下步骤进行操作。
（1）创建工程。在ModelSim菜单栏中选择“File”→“New”→“Project”选项，如图1-19所示。
（2）输入工程名称。在弹出的对话框中输入工程名（Project Name）并进行工程设置，这里直接采用默认库“work”，输入的工程名为“quick”，其他设置保持不变，输入完毕后单击“OK”按钮，如图1-20所示。
图1-19 创建工程
图1-20 输入工程名称
（3）创建工程完毕。在输入工程名称后单击“OK”按钮，新的工程和库就被创建了。在创建工程前，ModelSim的Workspace中只有Library一个窗口，默认情况下没有标签（较低版本中显示Library标签），当创建工程结束后，Workspace窗口出现了新标签“Project”。由于新建的工程中没有文件，所以显示为空白区域，如图1-21所示。至此，工程和工作库创建完毕，可以向工程中加载设计文件了。
图1-21 创建工程的前后对比
向工程中添加设计文件可以有两种方式：创建新文件和加载设计文件。创建新文件的步骤如下。
（1）创建新文件。在创建工程结束后会弹出对话框，有多种添加方式可供选择。在本实例中选择其中的“Create New File”选项，如图1-22所示。
（2）输入文件名。在弹出的对话框中输入文件名，在本实例中输入“fulladd”，将“Add file as type”选项选为“Verilog”，单击“OK”按钮完成操作，如图1-23所示。注意文件类型默认为“VHDL”类型，一定要选择为“Verilog”类型，仿真文件才能编译正确。
图1-22 选择创建新文件
图1-23 输入文件名
（3）新建文件完毕。单击“OK”按钮后，就可以在Project窗口中看到新加入的文件“fulladd.v”，这时可以对该文件进行设计输入。双击该文件，即可在编辑窗口看到文件内部的内容。由于是新建的文件，因此可以看到内部是空白的，如图1-24所示。
图1-24 添加文件完毕
输入的文件名不能是fulladd.v，因为后缀的形式是在“Add file as type”中被定义的！
除了新建文件，还可以向工程中添加已有的设计文件，具体步骤如下。
（1）选择添加已有的设计文件。在创建工程结束弹出的对话框中，选择其中的“Add Existing File”选项，如图1-25所示。
图1-25 选择添加已有设计文件
（2）选择设计文件路径。选择添加已有设计文件后会有图1-26所示的对话框，选择添加设计文件的目录。ModelSim默认的路径是安装文件夹中的examples目录。当然，可以手动选择其他目录添加设计文件。这里将examples目录下“1-1”文件夹中的“test.v”文件加载到工程中。
（3）加载完成。单击“OK”按钮后，可以看到Project窗口又加入了一个“test.v”文件，如图1-27所示。细心的读者会发现加入的两个文件，它们对应的Status栏都是“？”。这是该设计文件还没有被编译的标志，接下来就要编译文件了。
图1-26 添加已有文件路径名
图1-27 成功添加已有设计文件