3.2 修改工程属性

本节将介绍修改目标语言设置的方法和其他设置参数的含义。

3.2.1 修改目标语言设置

本小节将介绍如何修改工程属性。修改工程属性的主要步骤如下所述。

（1）如图 3.5 所示，在 Vivado 当前工程主界面左侧的 Flow Navigator窗口中，找到并展开“PROJECT MANAGER”条目。在展开条目中，单击“Settings”条目。

（2）弹出“Settings”对话框，如图3.6所示。

在该对话框右侧的General窗口中，“Target language”标题用于设置当前工程中所使用的语言，默认设置为“Verilog”。对于使用VHDL进行工程开发的设计人员来说，通过“Target language”右侧的下拉框将“Target language”设置为“VHDL”。对于使用Verilog HDL进行项目开发的设计人员，无须修改该设置。

3.2.2 General设置参数含义

为了设计人员后续操作的方便，这里将详细介绍“Settings”对话框中的 General 设置。对于该对话框中的其他设置，将在本书所涉及的内容中进行详细说明。

General设置允许设计人员指定工程名字、器件、目标语言、顶层模块名字和语言选项。（1）Name：指定工程的名字。

（2）Project device：指定要用作综合和实现的默认的目标 FPGA 器件。单击右侧的浏览按钮 ，打开“Select Device”对话框以选择器件。

注： 如果有多个综合或实现运行，设计人员也可以通过从Run Properties窗口修改运行设置来更改用于特定运行的器件。

（3）Target language：将设计的目标语言指定为Verilog或VHDL。Vivado工具以指定的目标语言从设计中生成 RTL 输出。由目标语言控制的输出的具体示例是综合、仿真、顶层包装器、测试平台和IP例化模板。

（4）Default library：指定工程默认的库。所有没有明确库规范的文件都在该库中编译。设计人员可以选择库名字，也可以通过在库文本字段中键入来指定新的库名字。

（5）Top module name：指定设计的顶层 RTL 模块名字。开发人员可以输入一个低层模块的名字，以便在指定的模块上进行综合实验。单击右侧的浏览按钮 ，可以自动搜索顶层模块，并显示可能的顶层模块列表。

（6）Language Options：这里的设置仅用于综合。设计人员可以从“Settings”对话框左侧的Simulation条目对应的界面中定义Verilog options和Generics/Parameters。仿真设置应用于仿真文件集，并影响仿真，但不影响综合。

①Verilog options：单击浏览按钮，在“Verilog options”对话框中设置下面选项 。

● Verilog Include Files Search Paths：指定搜索源Verilog文件中包含语句引用的文件的路径。

● Defines：指定工程的Verilog宏定义。

● Uppercase all identifiers：将所有Verilog标识符设置为大写。

② Generics/Parameters：VHDL支持的类属，而Verilog支持为常数值定义参数。这两种技术都允许在不同的情况下重用参数化设计。单击右侧的浏览按钮 可以定义类属和参数值，以替代在源文件中定义的默认值。

③ Loop count：指定循环迭代的最大值，默认值为1000。

注： 循环计数选项在 RTL 详细描述过程中使用，但不能应用于综合。对于综合，必须在“Settings”对话框中左侧 Synthesis 条目所对应界面中的“More Options”字段指定-loop_iteration_limit开关。 8592HP3L5doyAn79ZLyIQ9L/Uxv6YULqnCqGB8aP6bQZlgDLK+GWvr05FUaZXSw5