Xilinx FPGA权威设计指南：基于Vivado 2023设计套件最新章节_何宾著

2.1 Vivado设计套件框架

2.1.1 Vivado设计套件功能

Vivado 设计套件旨在提高生产效率。利用 Vivado 设计套件，设计人员能够使用布局和布线工具加速设计实施，这些工具可以针对多个和并行的设计指标进行分析优化，如时序、阻塞、总线长度、利用率和功耗等。Vivado 设计套件在设计的每个阶段都给开发人员提供了设计分析能力，允许在设计过程中尽早地修改设计和设置工具，从而减少设计迭代并提高生产效率。

Vivado 设计套件取代了所有 ISE 设计套件的工具，如工程浏览器（Project Navigator）、核生成器工具（Core Generator Tool）、时序约束编辑器（Timing Constraints Editor）、ISE仿真器（ISE Simulator，ISim）、在线逻辑分析工具（ChipScope Analyzer）、Xilinx 功耗分析器（Xilinx Power Analyzer）、FPGA 编辑器（FPGA Editor）、规划前设计工具（PlanAhead）和SmartXplorer。所有这些现在都直接包含在Vivado设计套件中。基于Vivado的共享可扩展数据模型，整个设计可以在内存中执行，而无须编写或翻译任何中间文件，这加快了运行、调试和实现，同时降低了对内存的要求。Vitis IDE可以从Vivado启动，这是为用于开发面向Xilinx嵌入式处理器的嵌入式软件应用而设计的。

所有 Vivado 设计套件工具都使用原本的工具命令语言（Tool Command Language，TCL）接口编写。Vivado集成设计环境（Integrated Design Environment，IDE）是Vivado设计套件的图形用户接口（Graphical User Interface，GUI），其中所有可用的命令和选项都可以通过Tcl访问。Vivado设计套件还提供了对设计数据的强大访问功能，用于报告和配置工具命令与选项。

FPGA开发人员可以使用下面的方式与Vivado设计套件进行交互：

（1）Vivado IDE中基于GUI的命令；

（2）在Vivado IDE中的Tcl控制台、Vivado IDE外部的Vivado设计套件Tcl shell中输入的Tcl命令，或保存到Vivado IDE或Vivado设计套件Tcl shell运行的Tcl脚本文件中；

（3）基于GUI和Tcl命令的混合。

Tcl脚本可以包含覆盖整个设计综合和实现流程的Tcl命令，包括在设计流程中的任何点位设计分析生成的所有必要报告。

2.1.2 Vivado设计套件支持的工业标准

Vivado 设计套件支持以下既定的工业设计标准：Tcl；AXI4、IP-XACT；新思设计约束（Synopsys Design Constraint，SDC）；Verilog、VHDL、VHDL-2008、SystemVerilog，SystemC、C、C++。

Vivado 设计套件解决方案基于原生 Tcl，支持 SDC 和 Xilinx 设计约束（Xilinx Design Constraints，XDC）格式。Verilog、VHDL 和 SystemVerilog 对综合的广泛支持，使采用 FPGA更加容易。Vivado高级综合（High Level Synthesis，HLS）允许使用本原的C、C++或System C语言来定义逻辑。使用标准的IP互联协议，如AXI4和IP-XACT，可以实现更快、更容易的系统级设计集成。对这些行业标准的支持也使电子设计自动化（Electronic Design Automation，EDA）生态系统能够更好地支持 Vivado 设计套件。此外，许多新的第三方工具可以与 Vivado设计套件集成在一起。

2.1.3 Vivado对第三方工具的支持

1.逻辑综合工具

由 Synopsys（新思科技）和 Mentor[明导公司，后被德国 Simens（西门子）公司收购]提供的Xilinx FPGA逻辑综合工具支持与Xilinx设计套件一起使用。在Vivado设计套件中，设计人员可以导入结构化Verilog或电子交换格式（Electronic Design Interchange Format，EDIF）的综合网表，以便在实现过程中使用。此外，设计人员可以使用Vivado设计套件中逻辑综合工具输出的约束SDC或XDC。

所有Xilinx IP和块设计都使用Vivado Synthesis（综合）。不支持将第三方综合用于Xilinx IP或IP集成器（IP integrator）块设计，只有少数例外，如用于7系列FPGA的存储器IP。

2.逻辑仿真工具

由 Mentor、Cadence、Aldec 和 Synopsys 提供的逻辑仿真工具是集成的，可以直接从Vivado IDE启动。在使用Vivado设计套件的过程中，开发人员可以在设计流程的任何阶段导出完整的 Verilog 或 VHDL 网表，以便与第三方仿真器一起使用。此外，可以以标准延迟格式（Standard Delay Format，SDF）导出具有实现后延迟的网表结构，以便在第三方时序仿真中使用。Vivado 设计套件还为企业用户生成仿真脚本。利用脚本和编译的库，企业用户可以在没有Vivado设计套件的情况下运行仿真。