1.4　高速PCB设计前的准备工作

1.设计前的准备工作

信号完整性（Signal Integrity，SI）是指在信号线上的信号质量。在设计开始之前，必须先确定设计策略，这样才能指导诸如选择元器件、确定工艺和控制PCB生产等工作。就信号完整性而言，应预先进行调研，以形成规则或设计准则，从而确保设计结果不出现明显的信号完整性问题、串扰问题或时序问题。有些IC制造商提供设计准则，然而这样的准则可能存在一定的局限性，按照这样的准则可能根本设计不出满足信号完整性要求的PCB。

2.PCB的叠层

与制造和成本分析人员交流，可以确定PCB的叠层误差，还可以发现PCB的制造公差。例如，如果指定某层是50Ω阻抗控制，制造商是怎样测量并确保这个数值的？期望的制造公差及在PCB上期望的绝缘常数是多少？线宽和间距的允许误差、地层和信号层的厚度及间距的允许误差是多少？依据上述数据，就可以选择叠层的数目了。

注意

制造商对插入的PCB都有厚度要求，而且多数PCB制造商对其可制造的不同类型的层有固定的厚度要求，这将约束最终叠层的数目。应采用阻抗控制工具为不同层生成目标阻抗范围，且要考虑制造商提供的制造允许误差及邻近布线的影响。

在理想的信号完整性情况下，所有高速节点应该在阻抗控制内层布线（如带状线）。但实际情况是，设计者必须经常使用外层进行所有或部分高速节点的布线。要使信号完整性最佳并保持PCB去耦，应该尽可能将地层/电源层成对布放。如果根本就没有电源层，很可能会遇到信号完整性问题。还可能遇到这样的情况，即在未定义信号的返回通路之前，很难仿真或模拟PCB的性能。

3.串扰和阻抗控制

来自邻近信号线的耦合将导致串扰的发生，并改变信号线的阻抗。对相邻的平行信号线进行耦合分析，可以确定信号线之间或各类信号线之间的安全或预期间距（或者平行布线长度）。比如，欲将时钟信号到数据信号节点的串扰限制在100mV以内，使信号布线保持平行，可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同样，如果设计中包含重要的阻抗节点（或是时钟信号节点，或是专用高速内存架构），就必须将布线放置在一层（或若干层）上以得到期望的阻抗。

4.重要的高速节点

延迟和时滞是进行时钟信号布线时必须考虑的因素。因为时序要求严格，这种节点通常必须采用端接器件才能获得最佳的信号完整性质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性的设计指标。

5.技术选择

不同的驱动技术适用于不同的任务。信号是点对点的，还是一点对多抽头的？是从电路输出，还是留在相同的PCB上？允许的时滞和噪声裕量是多少？信号完整性设计的通用准则是，转换速度越慢，信号完整性就越好。50MHz时钟信号采用500ps上升时间是没有理由的。一个2～3ns的摆率控制器件速度要足够快，才能保证信号完整性的品质，并且有助于解决诸如输出同步交换和电磁兼容（EMC）等问题。

从新型FPGA可编程技术或用户定义的ASIC中，可以看出驱动技术的优越性。在设计阶段，要从IC供应商那里获得合适的仿真模型。为了有效地覆盖信号完整性仿真，需要一个信号完整性仿真程序和相应的仿真模型，如IBIS（Input/Output Buffer Information Specification）模型。

在预布线和布线阶段，应该编制一系列的设计指南，包括目标层阻抗、布线间距、倾向采用的元器件工艺、重要节点拓扑和端接规划。

6.预布线阶段

预布线信号完整性规划的基本过程是，首先定义输入参数范围（驱动幅度、阻抗、跟踪速度等）和可能的拓扑范围（最小/最大长度、短线长度等），然后运行每个可能的仿真组合，分析时序和信号完整性仿真结果，最后找到可以接受的数值范围。约束条件就是PCB布线的工作范围。可以采用不同软件工具执行此类“清扫”准备工作，布线程序能够自动处理此类布线约束条件。对多数用户而言，时序信息实际上比信号完整性结果更为重要，互连仿真的结果可以改变布线，从而调整信号通路的时序。

在其他应用中，这个过程还可以确定与系统时序指标不兼容的引脚或元器件的布局，以及需要手工布线的节点或不需要端接的节点。对可编程器件和ASIC来说，为了改进信号完整性设计或避免采用分立端接器件，还可以调整输出驱动的选择。

7.避免传输线效应的方法

对传输线问题所引入的影响，可以从以下5个方面来控制。

1）严格控制关键网线的布线长度

如果设计中有高速跳变沿存在，就必须考虑PCB上存在传输线效应的问题。特别是现在普遍使用的高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则，即如果采用CMOS或TTL电路进行设计，工作频率小于10MHz时，布线长度应不大于7in；工作频率在50MHz时，布线长度应不大于1.5in；如果工作频率达到或超过75MHz，布线长度应在1in以内。如果不遵循上述原则，就存在传输线效应的问题。

2）合理规划布线的拓扑结构

选择合理的布线路径和终端拓扑结构是解决传输线效应问题的方法。布线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非布线分支长度很短，否则快速边沿变化的信号将被信号主干布线上的分支布线扭曲。通常，PCB布线采用两种基本拓扑结构，即菊花链（Daisy Chain）布线和星形（Star）布线。

菊花链布线，即布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻应该紧靠驱动端。菊花链布线在控制布线的高次谐波干扰方面效果最好。但这种布线方式布通率最低，不容易实现100%布通。在实际设计中，应使菊花链布线中的分支长度尽可能短。

星形布线可以有效地避免时钟信号的不同步问题，但在密度很高的PCB上手工完成布线将变得十分困难。使用自动布线器是完成星形布线的最好方法。在星形拓扑结构中，每条分支上都需要终端电阻，其电阻值应和连线的特征阻抗相匹配。与特征阻抗值相匹配的终端电阻值可以通过手工计算得出，也可以通过CAD工具计算得到。在实际设计中，可使用如下方法进行终端电阻匹配。

【RC匹配终端】 这种方式可以减少功率消耗，但只能在信号比较稳定的情况下使用，最适合对时钟信号线进行匹配处理。这种方法的缺点是RC匹配终端中的电容可能影响信号的波形和传输速度。

【串联电阻匹配】 这种方式不会产生额外的功率消耗，但会减慢信号的传输，可用于时延影响不大的总线驱动电路，可以减少PCB上元器件的使用数量和降低连线密度。

【分离匹配终端】 这种方式需要将匹配元器件放置在接收端附近，其优点是不会拉低信号，并且可以有效地避免噪声，常用于TTL输入信号，如ACT、HCT、FAST等。

此外，对于终端匹配电阻的封装形式和安装方式也必须加以考虑。通常，表面贴装电阻相比DIP电阻具有较低的电感，所以表面贴装电阻成为首选。如果选择DIP电阻，也有两种安装方式可选，即垂直方式和水平方式。在垂直安装方式中，DIP电阻的一条安装引脚很短，可以减小电阻和PCB间的热阻，使电阻的热量更加容易散发到空气中。但垂直安装方式会增加电阻的电感。水平安装方式因安装位置较低而具有较低的电感，但过热的DIP电阻会产生漂移，在最坏的情况下，DIP电阻可能开路，造成PCB布线终端匹配失效。

3）抑制电磁干扰的方法

较好地解决信号完整性问题，可以改善PCB的电磁兼容性。其中，保证PCB有良好的接地是非常重要的。对于复杂的设计，可以采用一个信号层配一个地线层的方法，多层板中的顶层和底层的地平面至少能降低10dB辐射。另外，降低PCB最外层信号的密度，也是减少电磁辐射的好方法，可采用表面积层技术“Build-up”来实现。表面积层是通过在普通工艺的PCB上增加薄绝缘层和贯穿这些层的微孔的组合来实现的，电阻和电容可埋在表层下，这样单位面积上的布线密度会提高近一倍，因而可减小PCB的面积。PCB面积的缩小对布线的拓扑结构有着巨大的影响，这意味着缩短电流回路和分支布线长度，而电磁辐射与电流回路的面积近似成正比。同时，PCB面积缩小意味着应使用高密度引脚封装器件，这又使得连线长度进一步缩短，从而使电流回路面积减小，提高了电磁兼容特性。此外，还有一些其他的技术：在对PCB的元器件进行布局时，将模拟系统和数字系统尽量分开；适当地使用去耦电容降低电源/地噪声，从而降低EMI；让信号的传输线尽量远离PCB边缘；避免在PCB上布直角信号传输线；了解在基本频率和由反射引起的谐波频率上的PCB 布线响应等。

4）电源去耦技术

为减小集成电路芯片上电源电压的瞬时过冲，应添加去耦电容。添加去耦电容可以有效去除电源上的毛刺的影响，并减少在PCB上的电源环路的辐射。为了获得平滑毛刺的最佳效果，去耦电容应直接连接在IC的电源引脚上，而不是仅连接在电源层上。有一些器件插座上带有去耦电容，而有的器件则要求去耦电容距器件的距离足够小。

高速和高功耗元器件应尽量放置在一起，以减少电源电压瞬时过冲。

如果没有电源层，那么冗长的电源线将在信号线和各回路之间形成环路，从而成为辐射源和易感应电路。

布线构成一个不穿过同一网线或其他布线环路的情况称为开环，否则将构成闭环。这两种情况都会形成天线效应（线天线和环形天线）。天线对外产生电磁辐射，同时自身也成为敏感电路。闭环产生的辐射与闭环面积近似成正比。

高速电路设计是一个非常复杂的设计过程，有诸多因素需要加以考虑。这些因素有时互相对立。例如，高速器件布局时位置靠近虽可以减少延时，但可能产生串扰和显著的热效应。因此在设计时应权衡各种因素，做出全面的折中考虑，既满足设计要求，又尽可能降低设计复杂度。

5）端接技术

使用欧姆定律减少在驱动端和传输线负载端的阻抗不匹配。驱动端的阻抗一般小于50Ω，可以在驱动端上串联电阻来提高其阻抗，使其与传输线匹配，这种技术称为串行端接；负载阻抗通常远大于50Ω，可以在负载端并联电阻来降低其阻抗，使其与传输线匹配，这种技术称为并行端接。这两种方法都有各自的优缺点，结合起来比较有效。

图1-4-1所示的并行端接中，负载端的并联电阻能够有效工作，但也有如下缺点。

☺增加驱动电流，从而增加电源损耗。

☺增加串扰，增加EMI。

☺增加地反弹或供电噪声（取决于并联电阻上拉或下拉）。

图1-4-2所示的串行端接中，驱动端的串联电阻能减少损耗，但驱动器的输出阻抗可能随着输出状态、电源电压、频率、温度等诸多因素的影响而改变，而且会损失很多进入传输线的能量。