1.3　高速PCB设计的基本概念

1.电子系统设计所面临的挑战

在电子系统中，需要进行各种长度的布线。在这些布线上，信号从线的始端（如信号源）传输到终端（如负载）需要一定的时间。已经证实，电信号在分布良好的导线中的传输速度为3×10 ⁸ m/s。假设布线的长度为5m，信号从始端到终端就需要17ns，也就是说，信号存在17ns的延时。这种延时在低速系统中可以被忽略，但在高速系统中，这个数量级的延时是不能被忽略的。高速门电路（如74系列TTL数字集成电路）的平均延时只有几纳秒，ECL数字集成电路的延时可达1～2ns，CPLD/FPGA的延时则更小。可见，在这些高速电路系统中，PCB的线上延时是不能被忽略的。高速PCB设计还需考虑其他的问题，例如，当信号在导线上高速传输时，如果始端阻抗与终端阻抗不匹配，将会出现电磁波的反射现象，它会使信号失真，产生有害的干扰脉冲，从而影响整个系统运行。因此，在设计高速PCB时，信号延时的问题必须认真考虑，电路分析需要引入EMI/EMC分析，在这种情况下，经典的集成电路理论已不再适用，在电路仿真设计程序中应使用分布电路模型。

目前，一些PCB设计工程师总是根据“感觉”来进行PCB的设计，而不是采用适当的方法和遵循一定的规则。而高速的模拟和/或数字电路的设计，几乎不可能凭感觉设计出可靠的电路，因为仅凭“感觉”进行设计可能导致的结果是：

☺不可预期的系统行为。

☺模拟系统传输路径上产生不可接受的噪声。

☺系统的稳定性和可靠性会因为温度的变化而改变。

☺在同一PCB上连接的元器件发生虚假的位错误。

☺大量的电源和地弹噪声。

☺过冲、下冲及短时信号干扰等。

2.高速电路的定义

通常，数字逻辑电路的频率达到或超过50MHz，而且工作在这个频率之上的电路占整个系统的1/3以上，就可以称其为高速电路。

实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号的跳变（上升沿或下降沿）引发了信号传输的非预期结果。如果信号线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于上升或下降时间的1/2，那么在信号状态改变前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号状态改变后到达驱动端。如果反射信号很强，叠加的波形就有可能改变逻辑状态。

3.高速信号的确定

通常，通过元器件手册可以查出信号上升时间的典型值。而在PCB设计中，实际布线长度决定了信号的传输时间。过孔多、元器件引脚多，或者网络上设置的约束多，都可能导致延时增大。一般情况下，高速逻辑器件的信号上升时间约为0.2ns。

以 T _r 表示信号上升时间， T _pd 表示信号线传播延时，若 T _r ＞4 T _pd ，信号将落在安全区域；若2 T _pd ＜ T _r ≤4 T _pd ，信号将落在不确定区域；若 T _r ≤2 T _pd ，信号将落在问题区域。当信号落在不确定区域或问题区域时，应该使用高速布线方法进行PCB设计。

4.高速PCB设计流程

信号完整性（Signal Integrity）是指电路系统中信号的质量。如果在要求的时间内，信号能不失真地从源端传送到接收端，就称该信号是完整的。随着电子技术的不断发展，各种信号完整性问题层出不穷，而且可以预见，今后还会出现更多的问题。所以，了解信号完整性理论对于指导和验证高速PCB设计非常重要。

传统的PCB 设计一般经过原理图设计、布局、布线、优化4个步骤。由于缺乏高速分析和仿真指导，信号的质量得不到保证，而且大部分问题必须等到制板测试后才能发现，这就大大降低了设计的效率，增加了成本。于是，针对高速PCB设计，业界提出了一种新的设计思路，称为“自上而下”的设计方法，这是一种建立在实时仿真基础上的高效设计流程，如图1-3-1所示。

从图1-3-1可以看出，在完成高速PCB设计前，经过多方面的仿真、分析和优化，可以避免绝大部分可能产生的问题。如果依托强大的EDA仿真工具，基本上能实现“设计即正确”。

5.传输线

传输线（Transmission Line）是指由两个具有一定长度的导体组成的回路的连接线，有时称为延迟线。PCB 上传输信号的路径一般可以分为两种，如图1-3-2所示。一种是普通意义上的布线，一般认为在任何时段布线上的任意点的电势都相等；另一种是传输线，对传输线，要考虑信号传输时的影响，并假定信号在传输时，传输线上的每一点都有不同的电势。

那么什么时候可将信号传输路径视为传输线呢？信号传输路径长度大于信号波长的1%，或接收端元器件是边缘敏感的，或者系统没有过冲和下冲容限，这时认为该传输路径是传输线。在高速PCB中，大部分传输信号的路径都是传输线。

一般可以用串联和并联的电容、电阻和电感结构等效PCB上的布线。通常串联电阻的典型值为0.25～0.55Ω。由于存在绝缘层，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中后，连线上的最终阻抗称为特征阻抗 Z _o 。线径越窄、电源/地越远或隔离层的介电常数越低，特征阻抗就越大。如果接收端和传输线的阻抗不匹配，那么输出的信号和信号最终的稳定状态将不同，从而使信号在接收端产生反射。该反射信号将传回信号发射端，并将再次反射回来，直至反射信号幅度随着能量的减弱而减小，最终信号的电压和电流达到稳定。此效应称为振荡，在信号的上升沿和下降沿经常可以看到信号的振荡。

6.阻抗匹配

电信号在介质中传播的速度取决于其传播介质，而布线引起的传播延时与传播介质的介电常数的平方根成正比，见表1-3-1。

PCB布线的以下物理特性对其阻抗有很大的影响：

☺布线材料；

☺布线宽度；

☺布线厚度；

☺与其他布线和平面层的距离；

☺周围材料的介电常数（如空气、FR4等）。

传输线阻抗不匹配是指当传输线的阻抗变化时，会有一部分信号的能量被反射，如图1-3-3所示。反射的能量与传输线的两个导体之间的阻抗差异成正比，即

当由器件A向器件B传送信号时，信号要经历多次阻抗变化，如图1-3-4所示。最大的阻抗不匹配基本都发生在驱动端和负载端。

举例说明：假设信号是一个跑步运动员，他一直以6in/ns的速度在PCB上奔跑，并且他经过每块导体时都会改变其电压值。开始时，驱动器A给信号一个命令，让它开始在图1-3-4所示的阻抗为50Ω的传输线上奔跑，当跑到接收器端时，发现阻抗变为1MΩ，接收器根据反射系数将其反射回去，反射系数为

这样，带着几乎100%的原始能量的信号又以6in/ns的速度跑回驱动器，信号在50Ω的传输线上返回后遇到了25Ω的原始驱动器，他再次被要求返回接收器，但此次信号所携带的能量为

也就是说，信号被要求再次返回接收器时所携带的能量约为初始的-1/3。就这样，当信号再次到达接收器时，又会被反射，以此类推。

若利用示波器观察整个过程，会在示波器上发现图1-3-5所示的图形。

7.传输线效应

基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应：

☺反射信号（Reflected Signal）；

☺信号延时和时序错误（Delay ＆ Timing Error）；

☺多次跨越逻辑电平门限错误（False Switching）；

☺过冲与下冲（Overshoot/Undershoot）；

☺串扰（Crosstalk）；

☺电磁辐射（EMR）。

1）反射信号

如果一根布线没有被正确终结（终端匹配），那么来自驱动端的信号脉冲在接收端将被反射，从而引发不可预期效应，使信号轮廓失真。当失真变形非常显著时，可导致多种错误发生，引起设计失败。同时，失真变形的信号对噪声的敏感性增加，也会引起设计失败。如果上述情况没有被充分考虑，EMI将显著增加，这就不单单影响设计结果，还会造成整个系统的设计失败。

反射信号产生的主要原因是布线过长、传输线未被匹配终结、电容过量或电感及阻抗失配。

2）信号延时和时序错误

信号延时和时序错误表现为信号在逻辑电平的高、低门限之间变化时，有一段时间信号不跳变。信号延时过大可能导致时序错误和元器件功能的混乱，通常在有多个接收端时会出现问题。电路设计者必须确定最坏情况下的延时，以确保设计的正确性。信号延时产生的原因包括驱动过载和布线过长。

3）多次跨越逻辑电平门限错误

信号在跳变的过程中可能多次跨越逻辑电平门限，从而导致这一类型错误的发生。多次跨越逻辑电平门限错误是信号振荡的一种特殊形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限将导致逻辑功能紊乱。

4）过冲与下冲

布线过长或信号变化太快，可以导致过冲与下冲的发生。虽然大多数元器件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元器件电源电压范围，故仍会导致元器件的损坏。

5）串扰

当一根信号线上有信号通过时，PCB上与之相邻的信号线上就会感应出相关的信号，这种现象称为串扰。异步信号和时钟信号更容易发生串扰。解决串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。使信号线靠近地线，或者加大线间距，可以减少串扰的发生。

6）电磁辐射

电磁辐射是指能量以电磁波形式由源发射到空间或以电磁波形式在空间传播的现象。

电磁干扰（Electro-Magnetic Interference，EMI）通常是指设计中不希望出现的电磁辐射。EMI的危害表现在系统加电运行时，系统向周围环境辐射电磁波，从而使周围环境中正常工作的电子设备受到干扰，特别是模拟电路，由于其本身的高增益特性，极易受影响。EMI产生的主要原因是电路工作频率太高或布局、布线不合理。目前已有进行EMI仿真的软件工具，但大都很昂贵，且仿真参数和边界条件设置比较困难，直接影响了仿真结果的准确性。通常可在设计的每个环节应用控制EMI的各项设计规则，以达到控制EMI的目的。

8.其他PCB基本概念

1）PCB的计量单位

PCB的计量单位通常是英制单位，而不是公制单位。

☺PCB外形尺寸的单位通常是in。

☺介质厚度、导体长度和宽度的单位通常是in或mil。

1mil=0.001in

1mil=0.0254mm

☺导体厚度的单位为盎司（oz，金属导体的质量是指1in ² 材料的质量），常用厚度为：

0.5oz=17.5μm

1.0oz=35.0μm

2.0oz=70.0μm

3.0oz=105.0μm

2）PCB叠层设计

叠层设计的好坏将直接影响整个电路的性能。好的叠层设计不仅可以有效地提高电源质量，减少串扰和EMI，还能节约成本，为布线提供便利，这是任何高速PCB设计者都必须首先考虑的问题。总体来说，叠层的设计要尽量遵循以下规则。

☺考虑到工艺上平衡结构的要求，覆铜层最好成对设置，如6层板的第2层与第5层，或者第3层与第4层要一起覆铜，因为不平衡的覆铜层可能会导致PCB膨胀时的翘曲变形。

☺最好每个信号层都能和至少一个覆铜层紧邻，这有利于阻抗控制和提高信号质量。

☺缩短电源层和地层的距离，可以降低电源的阻抗。

☺在高速情况下，可以加入多余的地层来隔离不同信号层，但建议不要多加电源层来隔离，因为电源层会带来较多的高频噪声干扰。

但实际中，上述规则往往不可能同时遵循，这时就要根据实际情况考虑一种相对来说比较合理的解决办法。下面根据层数的不同来分析几种典型的叠层设计方案。

（1）单面板和双面板：单面板一般应用于较低频（200kHz以下）的电路系统设计，如简单仪器、工程控制板等。由于没有进行较大区域覆铜，一般都采用总线形式的电源和地供应系统，因而回流面积较大，容易产生EMI，也很容易受外界RF电磁场和静电放电的影响。在进行单面板的布线设计时，一般首先设计电源和地线的结构，然后进行少量高速信号的布线，尽量靠近地线，最后布剩余的信号线。设计中要尽量遵循以下5个原则。

☺重要的布线（如时钟信号线）一定要紧靠地线。

☺布局时根据元器件特性划分区域，如将对噪声敏感的元器件放在一起。

☺将涉及关键信号（如时钟信号）的元器件摆放在一起，高速信号之间，以及和其他信号之间要保持隔离。

☺如果有不同的地（模拟地和数字地），要分开处理，一般采用单点接地。

☺电源和地线尽可能靠近，以减小各种电流回路的面积。

图1-3-6所示的做法是不可取的，电源和地线离得较远，很多区域回路面积很大。同时，由于电源和地线交错，信号布线的区域被限制，只能从元器件中间布线，增加了干扰。可以参考图1-3-7所示的布线方式。

与单面板相比，双面板增加了一层布线空间，优化了电源和地的设计，所以性能也有所提高。较常见的设计是表层设计为电源层+信号层，底层设计为地层+信号层，电源和地可以采用交叉总线的结构，也可以采用大面积覆铜的形式，具体情况视实际布线空间而定。还有一种较好的设计思路是，每一层都按照单面板的设计要求来实现，然后进一步调整优化，如加粗电源/地线，空余地方大面积覆铜等。

注意

双面板和单面板一样，都不符合EMC（电磁兼容）的要求，因为虽然信号布线下方（背面）可能存在参考平面，但是PCB太厚（大概62mil），RF信号的回流很少通过低电感的参考平面，从而产生较强的电磁辐射。

（2）4层板：4层以上的PCB一般都能保证良好的EMC和其他电气性能，所以对于较高速的电路设计，一定要求采用多层板。4层板的设计大致有两种形式：一种是均匀间距，另一种是非均匀间距。4层板的结构如图1-3-8所示。

对于均匀间距的设计来说，最大的优点在于电源层和地层之间的距离很小，可以大幅度降低电源的阻抗，提高电源的稳定性，但缺点在于两层信号层的阻抗高，通常为105～130Ω，而且由于信号层和参考平面之间的距离较大，增加了信号回流的面积，EMI较强。而采用后一种非均匀间距的设计，就可以较好地进行阻抗控制，信号层靠近参考平面也有利于提高信号的质量，减少EMI，唯一的缺点就是电源和地之间的距离太大，造成电源和地的耦合减弱，阻抗增加，但这一点可以通过增加旁路电容来改善。实际高速电路设计一般要求进行阻抗控制和提高信号质量，所以较多采用非均匀间距的4层板设计。

还有一种较为特别的设计是表层和底层作为地层和电源层，而中间两层作为信号层，这对抑制EMI和散热等较为有利，但是会带来很多问题，如很难进行测量和调试，工艺焊接、装配会有一些困难，另外电源和地的耦合也需要使用大量的旁路电容来实现，故一般不建议采用这种方案。

（3）6层板：随着电路复杂度的增加，PCB的设计也朝着高密度、高要求的方向发展。6层板的应用越来越广泛，如内存模块的PCB，从PC100 开始，就明确规定要使用至少6层板的结构。因为多层板无论在电气特性，对电磁辐射的抑制，还是在抵抗物理机械损伤方面都明显优于层数少的PCB。典型的6层板结构如图1-3-9所示。

这两种方案中，方案2由于表层和底层没有参考平面相邻，在阻抗控制上有一定的困难，必须采用加大线宽或通过增大沉铜的厚度来达到设计的阻抗要求。一般被广泛采用的是方案1，每个信号层都有较近的参考平面相邻，阻抗容易控制，同时对抑制串扰和电磁辐射比较有利，电源和地的耦合则可以通过有效的旁路电容设计得到改善。

在所有布线层中，一般紧靠地层的内部信号层是最佳的布线层，如图1-3-9所示方案中的InnerSignal2层。所谓最佳布线层，就是指所有层中最不容易受干扰，电磁场屏蔽性能最好的信号层。高速PCB设计要求电路中的关键或高频的信号尽量走在最佳布线层，以得到最好的信号质量和最低的电磁辐射。次佳的布线层是以电源层为参考的内部信号层，如InnerSignal1层。

（4）8层板：8层板的设计方案有很多种，这里介绍应用最广泛的两种叠层设计。根据布线密度的要求，在设计8层板时要考虑究竟使用几个覆铜层，如果要求最大的布线空间，可以只使用一对电源/地层，如图1-3-10（a）所示，其效果有点类似于6层板的方案2，只是电源和地的耦合性更差，所以如果不是一定要求6层信号布线的情况下要慎用此结构。对于8层板来说，最好的叠层设计是图1-3-10（b）所示的结构，有4层覆铜，可以有效地降低电源阻抗，并包含两层最佳布线层，大大提高了信号的质量。这种方案其实就是6层板方案2的性能改善结构，布线空间一样，所以一般应用于对信号和电源质量要求很高的电路设计，而普通电路设计考虑到成本问题，大多会采用6层板。

10层或更多层的PCB叠层设计就不再详述，因为大致的思想都一样。

注意

前面提到的各种方案都针对单电源的情况，如果实际系统中包含多种电源，则要采取电源分割的方法，基本思路是保证主电源对地良好耦合。

3）PCB传输线的物理特性

在PCB中，铜是传输导体的最常用材料，传输线或连接器在电镀后，可能覆上一层金来防止腐蚀。如图1-3-11所示，传输线的长度 L 和宽度 W 通常由PCB布局工程师设定。传输线的宽度和间距一般不小于5mil；传输线的厚度 H 因制作工艺不同而不同，通常是0.5～3oz，发展趋势为0.25oz。

提示

上述因素会影响到电阻、电容及传输线的阻抗，必须完全理解才有助于高速PCB设计。

4）电源/地层

电源层或地层（电源/地层）是指一个提供电源/地信号的固定的铜层，通常比信号层的厚度大，故其电阻较小。如图1-3-12所示，在高速PCB中使用电源/地层可以为PCB上的电源和地信号提供一个稳定的、低阻抗的传输路径；屏蔽层与层之间的信号，这样能尽量减少串扰；改善散热性能；极大地增加平面间电容；也可以有效防止PCB变形。

注意

在低频时，电流将沿电阻最小的路径传输；在高频时，电流将沿电感最小的路径传输。

5）电介质/绝缘体

大多数PCB绝缘材料可以采用电介质材料，这对维持传输线的恒定阻抗很重要。常用的电介质材料有如下6种。

☺FR-4（玻璃纤维和环氧树脂）：应用广泛，成本相对较低；介电常数最大为4.70，500MHz时为4.35，1GHz时为4.34。可以接收的信号频率最大不超过2GHz（超过这个频率时损失和串扰将增加）。

☺FR-2（酚醛棉纸）：成本非常低，在低价消费品中使用；易开裂；介电常数（1GHz时）为4.5。

☺CEM-3（玻璃纤维和环氧树脂）：和FR-4非常相似，在日本被广泛使用。

☺Polyimide（聚酰亚胺）：高频时性能良好。

☺FR：阻燃。

☺CEM：环氧树脂复合材料。

常见电介质/绝缘材料与介电常数如表1-3-2所示。

6）过孔

过孔在高速PCB中会引入电容，并改变传输线的阻抗。过孔基本可分为3种，其截面如图1-3-13所示。

☺通孔（镀孔）：用于连接层；生成钻孔文件，在PCB上打孔并在孔内电镀。

☺盲孔或埋孔：可提供更大的配线密度，但会增加PCB制造成本，通常只用在高容量电路中，埋孔难以调试。

7）典型PCB制作流程

（1）从顾客手中得到Gerber文件、Drill文件和其他PCB属性的文件。

（2）准备PCB基板和层压（重点）。

铜膜附着到基板材料（如FR-4）。

（3）内层图像传输。

①将抗蚀刻的化学制剂粘贴在需要保留的铜（如传输线和过孔）上并使其固化。

②洗掉没有固化的化学制剂。

③对铜膜进行蚀刻（通常采用氯化铁或氨），将没有粘贴化学制剂的铜腐蚀掉。

④溶解去除固化的用于抗蚀刻的制剂。

⑤清洗PCB，洗去残渣。

（4）碾压层。

（5）钻孔、清洗和对过孔进行电镀。

①制作层间的连接线路。

②钻出的孔堆栈在一起形成过孔。

③将PCB浸泡在电镀溶液中，形成一层薄薄的铜内孔。

④电镀后沉淀1mil的铜。

（6）外层图像传输。

（7）进行阻焊剂配制。

（8）丝印（文本和图形）。

8）示波器

示波器是高速PCB设计分析的基本工具，因为高速数字信号是方波，方波含有高能量及大量的奇次谐波，而且随着技术的升级，波长减小，上升时间和下降时间缩短，会包含更多的谐波。对图1-3-14所示的波形，低成本的示波器可能无法进行测量验证。示波器的性能会影响PCB的分析，一般要考虑示波器的带宽和采样频率。低成本、低性能的示波器可能无法显示高速PCB设计分析中的一些重要信息，如信号干扰、下冲、过冲、供电噪声等。想象一下，一个133MHz的SDRAM信号在一个低成本的200MHz带宽GSPS采样速度的示波器中会变成什么样？

9）去耦电容（旁路电容）

按照传统的设计思路，PCB设计中通常会在负载芯片电源引脚周围放置多个电容来实现电源的去耦，其原理如图1-3-15所示。

该电路在负载电流稳定不变的情况下，电容两端与负载两端的电压相同，电容不会产生电流。当负载发生极快的电平转换导致电流变化时，若电源不能快速地进行响应，则负载的电压就会发生变化。而正因为具有储能效应，所以电容会放电产生电流 I _C 进行补偿，保证负载芯片电压不至于发生太大的变化。

图1-3-16所示是某个元器件工作时的电压波动情况，从中可以看出一些瞬时波动导致电压偏离了额定范围，为稳定该元器件的电压工作范围，要对其进行处理。

高速设备需要“旁路”的5大频带范围如下。

☺0～10kHz：使用调整器。

☺10～100kHz：使用旁路电解电容。

☺100kHz～10MHz：使用多个100nF电容。

☺10～100MHz：使用多个10nF电容。

☺100MHz以上：使用多个1nF电容，以及PCB电源层和地层。

需要多少个去耦电容一般由系统决定，需要考虑系统运行的频率、I/O引脚数量、每个引脚上的电容特性、布线阻抗、交叉点温度、内部芯片运行状态等。对于处理器而言，需要考虑各种内部操作，包括缓存、内部存储器存取、DMA（直接存储器访问）等；另外，还需要考虑在从低频到远高于时钟频率的所有频率上，电源引脚的噪声应在 U _DD 噪声的±5%以内，最大直流电压漂移容限加上峰值噪声幅度必须小于供电电压的5%。总之，有很多方法可用来估算总共需要的电容的数量，以及如何分配这些电容，这是一个复杂的问题，特别是对包含数百万个逻辑门的现代处理器而言更为复杂，在半导体网站上可以查到大量的相关应用。

为了取得最佳性能，需要使元器件供电引脚和去耦电容间的电感和电阻最小，所以在布局时需要考虑去耦电容的布局和连接方式。图1-3-17所示是几种去耦电容连接方式的比较，由于PCB的传输线和过孔都会引入阻抗，所以最后一种连接方式是最佳的连接方式。

当PCB中存在电源层和地层时，PCB顶层的电容能够达到最佳的去除噪声的效果，如图1-3-18所示。

随着时钟频率和边沿切换速度的提高，有效地对高频设备的电源引脚去耦或提供旁路变得更困难，因为电容的ESL（等效串联电感）随频率的增加而使电抗增大；电容的ESR（等效串联电阻）增加，降低了电容的功效；电容寄生装配（焊盘、过孔）的电抗随频率增加而增大；对于高于100MHz的频率来说，100nF的电容不起作用。

电容的ESL是指由电容的结构而产生的电感，电容的ESL设置了限制因素，这些限制因素是关于电容如何更好（或更快）地去除耦合的电源总线噪声的，如图1-3-19所示。电容实质上是一个LC电路，因此有一个谐振点，ESL和电容值都会影响电容的谐振点，高谐振频率的电容能够更好地完成去耦的任务。