1.12　电源完整性理论基础

随着PCB设计复杂度的逐步提高，对于信号完整性的分析，除了考虑反射、串扰及EMI，稳定可靠的电源供应也成为设计者重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小时，电源的波动往往会给系统带来严重的影响，于是人们提出了新的名词—电源完整性（Power Integrity，PI）。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般简单地假设电源处于绝对稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析应运而生。从广义上说，PI属于SI的研究范畴，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础上。虽然电源完整性主要讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何降低地平面的噪声作为电源完整性问题的一部分进行讨论。

1.电源噪声的起因及危害

电源不稳定的根源在于两个方面：一是在器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在电感。从表现形式上来看，电源不稳定的根源又可以分为3类：同步开关噪声（SSN），有时被称为Δ i 噪声，地弹（Ground Bounce）现象也可归于此类（见图1-12-1）；非理想电源阻抗影响（见图1-12-2）；谐振及边缘效应（见图1-12-3）。

对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并非如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，如图1-12-4所示。

开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会产生一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，如图1-12-5所示，在驱动端，本来要发送的低电平会出现相应的噪声波形，相位和地弹噪声相同，而对于开关信号，地弹噪声会导致信号的下降沿变缓；如图1-12-6所示，在接收端，信号的波形同样会受到地弹噪声的干扰，不过这时的干扰波形相位和地弹噪声相位相反；另外，在一些存储性器件里，还有可能由于电源噪声和地弹噪声的影响，数据意外翻转，如图1-12-7所示。

从图1-12-3可以看到，电源平面其实可以看成由很多电感和电容构成的网络，也可以看成一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。例如，一个8in×9in的PCB空板，板材是普通的FR-4，电源和地之间的距离为4.5mil，随着频率的增加，电源阻抗是不断变化的，尤其在并联谐振效应显著的时候，电源阻抗明显增加，如图1-12-8所示。

除了谐振效应，电源平面和地平面的边缘效应同样是电源设计中需要注意的问题，这里说的边缘效应就是指边缘反射和辐射现象，也可以列入EMI讨论的范畴。如果抑制了电源平面上的高频噪声，就能很好地减轻边缘的电磁辐射，通常采用添加去耦电容的方法。边缘效应是无法完全避免的，在设计PCB时，要尽量让信号布线远离覆铜区边缘，以避免受到太大的干扰。

2.电源阻抗设计

电源噪声的产生在很大程度上归结于非理想的电源分配系统（Power Distribution System，PDS）。电源分配系统的作用就是给系统内的所有元器件提供足够的电源，这些元器件不仅需要消耗功率，对电源的平稳性还有一定的要求。大部分数字电路器件要求电源电压波动在正常电压的±5%范围之内。电源电压之所以波动，就是因为实际的电源平面总是存在着阻抗，这样，在瞬间电流通过时就会产生一定的电压降和电压波动。

为了保证每个元器件始终能得到正常的电源供应，就需要对电源的阻抗进行控制，也就是尽可能降低其阻抗。例如，一个5V的电源，允许的电压噪声为5%，最大瞬间电流为1A，那么设计的最大电源阻抗为

从上面的计算公式可以看出，随着电源电压不断减小，瞬间电流不断增大，所允许的最大电源阻抗也不断降低。而当今电路设计的趋势恰恰如此，如表1-12-1所示。由于各因素的影响，几乎每过3年，电源阻抗就要降为原来的1/5，由此可见，电源阻抗设计对高速电路设计者来说是至关重要的。

电源层和地层本身可以看成一个大的平板电容，其电容量可以用下面这个公式计算：

式中，系数 k 为0.2249（ d 的单位为in）或0.884（ d 的单位为cm）； ε _r 指介质的介电常数（真空为1，FR-4材料在4.1～4.7之间）； A 为覆铜平行部分的总面积； d 为电源和地之间的距离。以2.9in×1.2in的内存模块PCB为例，间距为10mil的电源和地构成的电容的电容量大概为：0.2249×4.5×2.9×1.2/0.01≈352.2pF。可见，电源和地之间耦合电容的值很小，表现的阻抗也比较大，一般有几欧姆，所以在高速设计中仅依靠电源自身的耦合降低阻抗是远远不够的。

在设计电源阻抗时，要注意频率的影响，不仅需要计算直流阻抗（电阻），还要同时考虑在较高频率时的交流阻抗（主要是电感），最高的频率将是时钟信号频率的两倍，因为在时钟的上升沿和下降沿，电源系统中都会产生瞬间变化的电流。一般可以通过下面这个基本公式来计算受阻抗影响的电源电压波动：

为了降低电源的电阻和电感，在设计中可采取如下措施。

☺使用电阻率低的材料，如铜。

☺用较厚、较粗的电源线，并尽可能减小长度。

☺降低接触电阻。

☺减小电源内阻。

☺电源尽量靠近GND。

☺合理使用去耦电容。

由于电源阻抗的要求，以往的电源总线形式已经不再适用于高速电路，目前基本上采用大面积的铜箔层作为低阻抗的电源分配系统。当然，电源层本身的低阻抗还不能满足设计的需要，需要考虑的问题还很多，如芯片封装中的电源引脚、连接器的接口及高频下的谐振现象等，这些都可能造成电源阻抗的显著增加。解决这些问题的最简单也最有效的方案是大量使用去耦电容，这在后文中会详细讨论。

3.同步开关噪声分析

同步开关噪声（Simultaneous Switch Noise，SSN）是指当器件处于开关状态，产生瞬间变化的电流（d i /d t ），在经过回流路径上的电感时，形成交流压降，从而引起噪声，所以也称为Δ i 噪声。由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，这种现象称为地弹。同样，由于封装电感引起的芯片和系统电源差异，称为电源反弹（Power Bounce）。所以，严格地说，同步开关噪声并不完全是电源的问题，它对电源完整性产生的影响主要表现为地/电源反弹现象。

同步开关噪声主要是伴随着器件的同步开关输出（Simultaneous Switch Output，SSO）产生的，开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的同步开关噪声越严重。其基本计算公式为

U _SSN = N · L _{L oop} ·（d I /d t ）

式中， I 为单个开关输出的电流； N 为同时开关的驱动端数目； L _Loop 为整个回流路径上的电感； U _SSN 为同步开关噪声的大小。这个公式看起来简单，但真正分析起来却不那么容易，因为不仅需要对电路进行合理的建模，还要判断各种可能的回流路径，以及分析不同的工作状态。总的来说，对同步开关噪声的研究是一个比较复杂的工程，本节也只是对其基本原理做概括性的阐述。此外，如果考虑得更广一些，除了信号本身回流路径的电感，离得很近的信号互连引线之间的串扰也是加剧同步开关噪声的原因之一。

由于电阻对开关噪声的影响很小，为简化讨论，这里忽略其影响，并把封装电感简化为集总元件进行分析。同步开关噪声可分为两种情况：芯片内部（on-chip）开关噪声和芯片外部（off-chip）开关噪声。可以参考图1-12-9，内部Driver4开关（此时Driver1作为接收端）产生的噪声就是芯片内部开关噪声，可以看到其回流路径只经过电源和地，与信号引脚的寄生电感无关；而当Driver1（或Driver2，Driver3）作为开关输出时，产生的噪声称为芯片外部开关噪声，这时的电流将流经信号线和地，但不经过芯片的电源引脚（信号跳变为1→0）。

1）芯片内部开关噪声

先分析芯片内部的情况，图1-12-9中的 L _p 和 L _g 分别为封装中电源层和地层的寄生电感， L _s 为系统电源的电感。现假设 L 为封装电源和地总的电感，由于 L _p （电源层）和 L _g （地层）上通过的电流是反向的，则

L = L _p + L _g -2 M _pg

式中， M _pg 为 L _p 和 L _g 之间的耦合电感。这时芯片实际得到的电压为

因而，在瞬间开关时，加载在芯片上的电源电压会下降，随后围绕 V _s 振荡并呈阻尼衰减。上面的分析仅针对一个内部驱动工作的情况，如果多个驱动级同时工作，会造成更大的电源压降，从而造成器件的驱动能力降低，电路信号的传输速度会减慢。通常可以采取如下措施。

☺降低芯片内部驱动器的开关速率和减少同时开关的数目，以减小d i /d t ，不过这种方式不现实，因为电路设计的方向就是更快、更密。

☺降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地层尽量接近。

☺降低芯片封装中的电源和地引脚的电感，如增加电源/地的引脚数目，减小引线长度，尽可能采用大面积覆铜。

☺增大电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的引脚成对分布，并尽量靠近。

☺给系统电源增加旁路电容，这些电容可以给高频的瞬变交流信号提供低电感的旁路，而变化较慢的信号仍然走系统电源回路，如图1-12-10所示。虽然芯片外部驱动的负载电容也可以看作旁路电容，但由于其电容很小，所以对交流旁路作用不大。

☺考虑在芯片封装内部使用旁路电容，这样高频电流的回路电感会非常小，能在很大程度上减小芯片内部的同步开关噪声。

☺在更高要求的情况下可以将芯片不经过封装而直接装配到系统主板上，这称为DCA（Direct Chip Attach）技术。但这涉及一些稳定性和安全性的问题。

2）芯片外部开关噪声

下面再分析一下芯片外部的情况，如图1-12-11所示，它和芯片内部最显著的区别在于计算开关噪声时需要考虑信号线的电感，而且对于不同的开关状态其电流回路也不同，1→0跳变时，回流不经过封装的电源引脚；0→1跳变时，回流不经过封装的地引脚。与前面的分析类似，可计算出封装电感的影响造成的电压降为（不考虑系统电源电感）

这时，芯片的地并不和理想的系统地保持同样的零电位，而是存在gb V 的电压波动，即地弹；同样，对于0→1开关状态，封装电感会给电源造成一定的压降，即电源反弹。当然，地弹现象是芯片内部和芯片外部同步开关输出的综合影响，但需要注意的是，地弹只源于封装寄生电感，与系统的电源及地的电感无关，这也是同步开关噪声和地弹在概念上不等同的根本原因。

减轻芯片外部开关噪声的方法有以下3种。

☺降低芯片内部驱动器的开关速率和减少同时开关的数目。

☺降低封装回路电感，增大信号和电源及地的耦合电感。

☺在封装内部使用旁路电容，这样能让电源层和地层共同分担电流回路，从而减小等效电感。但对系统电源的旁路电容的使用将不会影响地弹噪声的大小。

3）等效电感衡量同步开关噪声

分析了同步开关噪声的基本原理后，可以总结出一个结论：对于给定的电路，即在d i /d t 不变的情况下，要减小同步开关噪声，就要尽量减小信号回路的等效电感（ L _{e ff} ）。 L _{e ff} 包含3个部分：芯片内部开关输出的回路等效电感 L _{e ff，P} ；所有芯片外部驱动从低到高开关输出的回路等效电感 L _{e ff，LH} ；所有芯片外部驱动从高到低开关输出的回路等效电感 L _{eff ，HL} 。对芯片外部的同步开关来说，如果驱动器的跳变不一致，如有的是1→0跳变，有的是0→1跳变，则某些回流方向相反，由于耦合会降低等效电感，而对于噪声分析，要能预见最坏的可能，所以要考虑所有同步开关状态都一致的情况。

同步开关噪声的产生绝大部分源于芯片封装的问题（此外还有接插件或连接器的问题），仅通过比较芯片封装引脚本身的寄生电感来判断高频封装的优劣，是没有太大意义的。更有效的方法是通过仿真及测试得到信号回路等效电感 L _eff 再进行比较， L _eff 越大，就意味着同步开关噪声也越大。但有时通过 L _eff 判断封装的优劣并不容易，如表1-12-2中两种封装等效电感的比较，这时就取决于实际应用，看电源稳定性和信号干扰哪个更重要了。

利用软件对同步开关噪声进行具体分析时，可以构建如图1-12-9所示的电路模型进行SPICE仿真。驱动端的输出缓冲器的详细模型如图1-12-12所示。

4.旁路电容的特性和应用

从上面的分析可以知道，无论是降低电源平面阻抗，还是减小同步开关噪声，旁路电容都起着很大的作用，电源完整性设计的重点也在于如何合理地选择和放置这些电容。说到电容，各种各样的叫法就会让人头晕目眩，如旁路电容、去耦电容、滤波电容等，其实无论如何称呼，它的原理都是一样的，即利用其对交流信号呈现低阻抗的特性，这一点可以通过电容的等效阻抗公式看出来：

X _cap =1/2π fC

工作频率越高，电容值越大，则电容的阻抗越小。在电路中，如果电容起的主要作用是给交流信号提供低阻抗的通路，就称为旁路电容；如果主要是为了增强电源与地的交流耦合，减小交流信号对电源的影响，就称为去耦电容；如果用于滤波电路，就称为滤波电容；除此以外，对于直流电压，电容还可用于电路储能，通过充放电起到电池的作用。而实际情况中，电容的作用往往是多方面的，大可不必花太多的心思考虑如何定义。这里把这些应用于高速PCB设计的电容统称为旁路电容。

对于电容在高速PCB电路中的作用，诸如减小电源电压/电流波动（见图1-12-13）、降低同步开关噪声和串扰、抑制EMI等，本节不再赘述，而将重点放在讨论实际电容的特性及具体应用上。

1）电容的频率特性

对于理想的电容来说，不考虑寄生电感和电阻的影响，则在电容设计上就没有任何顾虑，电容值越大越好。但实际情况中，并不是电容越大对高速电路越有利，反而小电容才能应用于高频。要理解这个问题，首先必须了解实际电容的特性，如图1-12-14所示，可以看到实际的电容要比理想的电容复杂得多，除了包含寄生的串联电阻 R _s （ESR）、串联电感 L _s （ESL），还有泄漏电阻 R _p 、介质吸收电容 C _da 和介质吸收电阻 R _da 等。泄漏电阻 R _p 也称为绝缘电阻，值越大，泄漏的直流电流越小，性能也越好，一般电容的 R _p 都很大（GΩ级以上），所以考虑一般问题时可以忽略。介质吸收的等效RC电路反映了电容介质本身的特性，是一种有滞后性质的内部电荷分布，它使快速放电然后开路的电容恢复一部分电荷，所以介质吸收太大的电容不能应用于采样保持电路。

对电容的高频特性影响最大的是ESR和ESL，通常采用图1-12-14中简化的实际模型。电容也可以看作一个串联的谐振电路，其等效阻抗和串联谐振频率为

在低频（谐振频率以下）情况下，它表现为电容性的元器件，而当频率增大（超过谐振频率）时，它渐渐地表现为电感性的元器件。也就是说，它的阻抗随着频率的增大先增大、后减小，等效阻抗的最小值出现在串联谐振频率时，电容的容抗和感抗正好抵消，表现为阻抗大小恰好等于寄生串联电阻ESR，变化曲线如图1-12-15所示。

从谐振频率的公式可以看出，电容值和ESL值的变化都会影响电容的谐振频率。如图1-12-16所示，电容在谐振点附近的阻抗最小，所以设计时尽量选用R f 和实际工作频率相近的电容。如果工作的频率变化范围很大，则可以混合使用电容，即同时选择一些 f _R 较小的大电容和 f _R 较大的小电容。

描述曲线的锐度可以使用品质因数 Q ， Q 在数值上等于电路中储存的能量和消耗的能量的比值， Q 值越大，谐振频率曲线越尖，表示能量衰减得越慢。电容的 Q 值主要和ESL与ESR的比值有关，其表达式为

2）电容的介质和封装的影响

实际电容的特性主要受封装结构和介质材料的影响。从封装形式上看，电容有引线式和贴片式两种，贴片电容是靠焊锡直接贴装在PCB上的，其寄生电感要比引线电容小很多，所以更适合高频电路使用。有时，同样的数值、同样的介质材料，但不同厂家的电容封装大小却可能不同，对于电容值较大的电容（大于10μF），一般封装较小的比封装较大的具有更小的ESL和ESR。但对于电容值较小的电容，就不能简单地通过外形大小来判断，而是需要厂家提供实际数据或实际测量的结果。根据介质不同，电容又可分为陶瓷电容、云母电容、纸质电容、薄膜电容、电解电容等。目前，在数字电路PCB设计中使用最广泛的是陶瓷电容，它具有介电常数高、绝缘度好、温度特性佳等优点，适合做成高密度、小尺寸的产品。

陶瓷电容常用的介质有3种：Z5U（2E6）、X7R（2X1）、NPO（C0G）。Z5U具有较高的介电常数，常用于标称容量较高的电容，其1206贴片封装的电容值可以达到0.33μF，它的温度特性较差，适用于10～85℃范围。由于Z5U成本较低，所以广泛用于对容量、损耗要求不高的场合。X7R材料比Z5U材料介电常数低，所以同样的1206封装，最大只能达到0.12μF的容量，但其电气性能较稳定，随温度、电压、时间的改变，其特性变化并不显著，属于稳定型电容材料，适用于隔直、耦合、旁路、滤波电路及可靠性要求较高的场合；NPO材料的电气特性最稳定，基本上不随温度、电压、时间的改变而改变，属于超稳定型、低损耗电容材料，适用于对稳定性、可靠性要求较高的高频、超高频的场合。

3）电容并联特性及反谐振

实际应用中，往往将多个电容并联使用，因为这样可以大大降低等效的ESR和ESL，增大电容。对于 n 个等值的电容来说，并联使用后，等效电容 C 变为 nC ，等效电感 L 变为 L / n ，等效ESR变为 R / n ，但谐振频率不变，如图1-12-17所示。

不同值的电容并联情况就更为复杂，因为每个电容的谐振频率不同，当工作频率处于两个谐振频率之间时，一些电容表现为感性，另外一些电容表现为容性，这就形成了一个LC并联谐振电路；当处于谐振状态时，电感和电容之间进行周期性的能量交换，这样流经电源层的电流极小，电源层表现为高阻抗状态，这种现象称为反谐振（Anti-resonance）。其实不仅并联的电容会出现这种情况，电源平面和地平面本身就是一个等效的电容，所以也会和在一定频率下呈感性的电容发生并联谐振。如何降低反谐振带来的影响，这是电源完整性设计中需要重视的地方。

如果电容的寄生电阻ESR为零，则在并联谐振点的等效阻抗变为无穷大。所以，从这一点考虑，电容的ESR并非越小越好，需要考虑反谐振的情况。此外，使用多种电容，减小不同电容之间谐振频率的相对差值，也可以有效地减小反谐振的影响，如图1-12-18所示。

4）如何选择电容

对于一个实际的电路系统，如何选择合适的电容呢？下面以一个实际的例子来说明，假设电路中有50个驱动缓冲器同时开关输出，边沿切换时间为1ns，负载电容为30pF，电压为2.5V，允许波动范围为±2%（如果考虑电源层的阻抗影响，允许的波动范围可增加），则最简单的一种方法就是看负载的瞬间电流消耗，计算方法如下。

（1）计算负载需要的电流 I ：

则需要的总电流为

50×75mA=3.75A

（2）计算需要的电容：

（3）考虑到实际情况可能存在温度、老化等影响，可以取80nF的电容以保证一定的裕量，并采用两个40nF的电容并联，以减小ESR。

上面的计算方法很简单，但实际的效果不是很好，特别是在高频电路的应用上，会出现很多问题。比如上面的这个例子，即便电容的电感很小，只有1nH，但根据d U = L d i /d t ，可以算出约有3.75V的压降，这显然是无法接受的。

因此，设计较高频率的电路时，要采用另外一种更为有效的计算方法，这种方法主要是看回路电感的影响。仍对上面的例子进行分析：

（1）计算电源回路允许的最大阻抗max X ：

X _max =Δ U /Δ I =0.05V/3.75A=13.3mΩ

（2）考虑低频旁路电容的工作范围 f _BYPASS ：

f _BYPASS = X _max /2π L ₀ =13.3/（2×3.14×5）=424kHz

这是考虑了PCB上电源总线的去耦电容，一般取电容值较大的电解电容，这里假设其寄生电感为5nH。可以认为频率低于 f _BYPASS 的交流信号由板级大电容提供旁路。

（3）考虑最高有效频率 f _knee ，也称为截止频率：

f _knee =0.5/ T _r =0.5/1ns=500MHz

截止频率代表了数字电路中能量最集中的频率范围，超过 f _knee 的频率对数字信号的能量传输没有影响。

（4）计算在最大的有效频率（ f _knee ）下，电容允许的最大电感TOT L ：

（5）假设每个电容的ESL为1.5nH（包含焊盘引线的电感），则可算出需要的电容个数 N ：

N =ESL/ L _TOT =1.5nH/4.24pH=354

（6）根据电容的阻抗在低频下不能超过允许的阻抗范围，可以算出总的电容值 C ：

（7）计算出每个电容的电容值 C _n ：

C _n = C / n =28.3μF/354=80nF

计算结果表明，为了达到最佳设计效果，需要将354个80nF的电容平均分布在整个PCB上。但是从实际情况看，用这么多电容往往是不太可能的，如果同时开关的数目减少，上升沿跳变得不是很快，允许电压波动的范围更大的话，计算出来的结果也会变化很大。如果实际的高速电路要求的确很高，只有尽可能选取ESL较小的电容以避免使用大量的电容。

5）电容的摆放及布局

通过以上对电容特性的分析可知，高频的小电容对瞬间电流的响应最快。例如，一块IC附近有两个电容，一个是2.2μF的，另一个是0.01μF的。当IC同步开关输出时，瞬间提供电流的肯定是0.01μF的小电容，而2.2μF的电容则会过一段时间才响应，即便小电容离IC远一些，只要它的寄生电感（包括引线和焊盘电感）比大电容小，它依然是瞬间电流的主要提供者。所以，高速设计的关键就是高频小电容的处理，要尽可能将高频小电容摆放得离芯片电源引脚近一些，以达到最佳的旁路效果。

高速PCB布线中对电容处理的要求，简单地说就是要降低电感。在实际布局中的具体措施主要有以下6项。

☺减小电容引线/引脚的长度。

☺使用尽量宽的连线。

☺电容尽量靠近器件，并直接和电源引脚相连。

☺降低电容的高度（使用贴片式电容）。

☺电容之间不要共用过孔，可以考虑打多个过孔接电源/地。

☺电容的过孔要尽量靠近焊盘（能打在焊盘上最佳），如图1-12-19所示。