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CMOS模拟集成电路设计流程如图1.1所示，整个流程包括原理图输入（Schematic Entry）、Spice仿真（Spice Simulation）、版图设计（Layout）、设计规则检查（Design Rule Check，DRC）、原理图与版图比对（Layout Versus Schematic，LVS）、寄生参数提取（RCX/PEX）、后仿真（Post-Simulation）和版图流片（GDSII Tapeout）。
图1.1 CMOS模拟集成电路设计流程
1）原理图输入（Schematic Entry）：把电路的原理图输入到EDA软件中，包括调用、放置和连接器件，以及设置器件参数和添加激励源等。
2）Spice仿真（Spice Simulation）：对输入的原理图进行Spice仿真，并根据仿真结果对电路参数进行调整和优化，直到仿真结果满足设计要求。
3）版图设计（Layout）：根据电路连接关系对器件版图进行布局布线，布局是调用并摆放器件，布线是根据电路连接关系用金属或多晶硅线条连接器件。
4）设计规则检查（DRC）：检查版图是否满足设计规则要求，比如最小宽度或最小距离等，违反设计规则的版图可能会存在短路、开路或失效等问题。
5）原理图与版图比对（LVS）：对版图与原理图的连接关系进行比对。
6）寄生参数提取（RCX/PEX）：版图寄生参数提取，包括寄生电阻、寄生电容和寄生电感等，其中RCX（RC Extraction）和PEX（Parasitic Extraction）分别是版图验证工具Assura和Calibre对寄生参数提取的命名方法。
7）后仿真（Post-Simulation）：将寄生参数反标到电路中进行后仿真的过程，由于包括了寄生参数，所以后仿真比前仿真更接近实际情况。
8）版图流片（GDSII Tapeout）：Tapeout是集成电路领域的一个专业名词，是指提交GDSII版图数据给Foundry（集成电路加工厂，比如中芯国际、台积电等）进行芯片加工。Tapein与Tapeout出自于早期对磁带数据的写入和读出，那时把Foundry读出GDSII版图数据进行芯片加工的过程称为Tapeout，虽然现在早已不用了，但是这个词一直沿用至今。
本书将以图1.1的设计流程为主线，对各个步骤的原理与方法进行讲解，并对每一步所使用EDA软件的操作方法进行介绍和演示，同时还会分享一些经验、教训和技巧，使读者少走弯路，快速入门和提高。