2.3 难点精练

2.3.1 重难点练习

1）在中断响应过程中，CPU保护程序计数器的主要目的是______。

A.使CPU能找到中断服务程序的入口地址

B.实现中断嵌套

C.使CPU在执行完中断服务程序时能回到被中断程序的断点处

D.使CPU与I/O设备并行工作

2）若每一条指令都可分解为取指、分析和执行三步。已知取指时间为5△ t ，分析时间为2△ t ，执行时间为5△ t 。如果按顺序从头到尾执行完500条指令需 ① △ t 。如果第一条指令的取指完成后即可进行第二条指令的取指，无须等待第一条指令全部完成，按照这种重叠的流水线方式执行，从头到尾执行完500条指令需 ② △ t 。

①A.5590

B.5595

C.6000

D.6007

②A.2492

B.2500

C.2510

D.2515

3）PCI总线属于______。

A.片内总线

B.元件级总线

C.内总线

D.外总线

4）同一型号的1000台计算机，在规定的条件下工作1000h，其中有10台出现故障。这种计算机千小时的可靠度 R 为 ① 。平均故障间隔时间（MTBF）为 ② h。

①A.0.999

B.0.995

C.0.99

D.0.9

②A.10 ⁵

B.10 ⁶

C.10 ⁷

D.10 ⁸

5）某32位计算机的Cache容量为16KB，Cache块的大小为16B，若主存与Cache的地址映射采用直接映射方式，则主存地址为1234E8F8（十六进制）的单元装入的Cache地址为______。

A.00 0100 0100 1101（二进制）

B.01 0010 0011 0100（二进制）

C.10 1000 1111 1000（二进制）

D.11 0100 1110 1000（二进制）

6）CPU中的控制器是由一些基本的硬件部件构成的，______不是构成控制器的部件。

A.时序部件和微操作信号发生器部件

B.程序计数器

C.外设接口部件

D.指令寄存器和指令译码器

7）相联存储器的访问方式是______。

A.先入先出访问

B.按地址访问

C.按内容访问

D.先入后出访问

8）内存地址从 AC000H～C7FFFH，共有 ① KB地址单元。如果该内存地址按字（16位）编址，由28片芯片构成，已知构成此内存的芯片每片有16K个存储单元，则该芯片每个存储单元存储 ② 位。

①A.96

B.112

C.132

D.156

②A.4

B.8

C.16

D.24

9）I/O控制方式有多种，______一般用于大型、高效的系统中。

A.查询方式

B.中断方式

C.DMA方式

D.I/O通道

10）内存按字节编址，地址从 A4000H～CBFFFH，共 ① 。若用存储容量为32K×8b的存储芯片构成内存，至少需要 ② 片。

①A.80KB

B.96KB

C.160KB

D.192KB

②A.2

B.5

C.8

D.10

11）在流水线结构的计算机中，频繁执行 ① 指令会严重影响机器的效率。当有中断请求发生时，采用不精确断点法，则将 ② 。

①A.条件转移 B.无条件转移

C.算术运算

D.访问存储器

②A.仅影响中断反应时间，不影响程序的正确执行

B.不仅影响中断反应时间，还影响程序的正确执行

C.不影响中断反应时间，但影响程序的正确执行

D.不影响中断反应时间，也不影响程序的正确执行

12）多处理机由若干台独立的计算机组成，在Flynn分类中这种结构属于______。

A.SISD

B.MISD

C.SIMD

D.MIMD

13）某计算机系统的可靠性结构如图2-10所示，若所构成系统的每个部件的可靠度均为0.9，即 R =0.9，则该系统的可靠度为______。

A.0.891

B.0.9891

C.0.9

D.0.99

14）设有一个存储器，容量是256KB，Cache容量是2KB，每次交换的数据块是16B，则主存可划分为 ① 块，Cache地址需 ② 位。

①A.128

B.16K

C.16

D.128K

②A.7

B.11

C.14

D.18

15）用16K×4位的RAM芯片构成64K×4位存储需要 ① 片RAM芯片， ② 根地址线。

①A.2

B.3

C.4

D.5

②A.14

B.15

C.16

D.17

16）单指令流多数据流（SIMD）计算机由______。

A.单一控制器、单一运算器和单一存储器组成

B.单一控制器、多个执行部件和多个存储器模块组成

C.多个控制部件同时执行不同的指令，对同一数据进行处理

D.多个控制部件、多个执行部件和多个存储器模块组成

17）现采用四级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和70ns。该流水线的操作周期应为 ① ns，若有一小段程序需要用20条基本指令完成（这些指令完全适合在流水线上执行），则得到第一条指令结果需 ② ns，完成该段程序需 ③ ns。

①A.50

B.70

C.100

D.280

②A.100

B.200

C.280

D.400

③A.1400

B.2000

C.2300

D.2600

18）当子系统只能处于正常工作和不工作两种状态时，我们采用图2-11所示的并联模型，若单个子系统的可靠性都为0.8，则三个子系统并联后的系统可靠性为______。

A.0.9

B.0.94

C.0.992

D.0.996

19）在Cache的地址映射中，凡主存中的任意一块均可映射到Cache内的任意一块的位置上，这种方法称为______。

A.全相联映射

B.直接映射

C.组相联映射

D.混合映射

20）若Cache的命中率为0.95，且Cache的速度是主存的5倍，那么与不采用Cache相比较，采用Cache后速度大致提高到______倍。

A.3.33

B.3.82

C.4.17

D.4.52

21）操作数地址存放在寄存器中的寻址方式称为______。

A.相对寻址方式

B.变址寄存器寻址方式

C.寄存器寻址方式

D.寄存器间接寻址方式

22）在32位的总线系统中，若时钟频率为1.6GHz，总线上4个时钟周期传送一个32位字，则该总线系统的数据传送速率约为______。

A.400MB/s

B.800MB/s

C.1.6GB/s

D.3.2GB/s

23）计算机系统由CPU、存储器、I/O三部分组成，其可靠度分别为0.95、0.90和0.85，则该计算机的可靠度为______。

A.0.90

B.0.99925

C.0.73

D.0.8

24）在存储体系中，虚拟存储器和Cache分别属于主存/外存层次和Cache/主存层次，这两个层次的共同点是______。

A.都提高存储体系的速度

B.都需要硬件来实现

C.地址变换、失效时要替换

D.都对程序员透明

25）内存按字节编址，地址从A0000H～EFFFFH，共有 ① B。若用存储容量为16KB的存储芯片构成该内存，至少需要 ② 个芯片。

①A.80K

B.160K

C.320K

D.640K

②A.5

B.10

C.15

D.20

26）若某个计算机系统中，内存地址与 I/O地址统一编址，访问内存单元和I/O设备是靠______来区分的。

A.数据总线上输出的数据

B.不同的地址代码

C.内存与I/O设备使用不同的地址总线

D.不同的指令

27）使Cache命中率最高的替换算法是______。

A.先进先出（FIFO）算法

B.随机（RAND）算法

C.先进后出（FILO）算法

D.最近最少使用（LRU）算法

28）若三个可靠度 R 均为0.8的部件串联构成一个系统，如图2-12所示，则系统的可靠度为______。

A.0.240

B.0.512

C.0.800

D.0.992

29）能够利用直接内存存取（DMA）方式建立直接数据通路的两个部件是______。

A.I/O设备和主存

B.I/O设备和I/O设备

C.I/O设备和CPU

D.CPU和主存

30）某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片最少引出线数为______。

A.18

B.19

C.20

D.21

31）多处理机系统的结构按照机间的互联结构可以分为4种，其中______不包括在内。

A.总线式结构

B.交叉开关结构

C.多端口存储器结构

D.单线交叉存储结构

32）Cache能够有效提高存储体系的速度，它成功的依据是______。

A.替换算法

B.局部性原理

C.哈夫曼编码

D.阿姆达尔定律

33）用3个相同的元件组成一个如图2-13所示的系统。如果每个元件能否正常工作是相互独立的，每个元件能正常工作的概率为 p ，那么此系统的可靠度为______。

A. p ² (2 -p ) ²

B. p ² (2 -p )

C. p (1 -p ) ²

D. p (2 -p ) ²

34）假设某计算机具有1MB的内存（目前使用的计算机往往具有64MB以上的内存），并按字节编址，为了能存取该内存各地址的内容，其地址寄存器至少需要二进制 ① 位。为使4B组成的字能从存储器中一次性读出，要求存放在存储器中的字边界对齐，一个字的地址码应 ② 。若存储周期为200ns，且每个周期可访问4B，则该存储器带宽为 ③ b/s。

①A.10

B.16

C.20

D.32

②A.最低两位为00

B.最低两位为10

C.最高两位为00

D.最高两位为10

③A.20M

B.40M

C.80M

D.160M

35）某硬盘中共有8个盘片，16个记录面，每个记录面上有2100个磁道，每个磁道有64个扇区，每扇区512B，则该硬盘的存储容量为______。

A.5906MB

B.9225MB

C.1050MB

D.1101MB

36）在下列各种类型的I/O技术中，对CPU依赖最小的是______。

A.重叠技术

B.中断技术

C.程序控制技术

D.通道技术

37）计算机执行程序所需的时间为 P ，用 P = I ×CPI× T 来估计，其中 I 是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数， T 为每个机器周期的时间。RISC计算机采用 ① 来提高机器的速度。它的指令系统具有 ② 的特点。

①A.虽增加CPI，但更减少 T

B.虽增加CPI，但更减少 I

C.虽增加 T ，但更减少CPI

D.虽增加 I ，但更减少CPI

②A.指令种类少

B.指令种类多

C.指令寻址方式多

D.指令功能复杂

2.3.2 练习精解

1）C。

CPU在执行完中断服务程序后，需要正确返回到被中断程序的断点处，因此在进入中断服务程序之前需要CPU保护程序计数器来保护中断现场。

2）①C。

顺序执行500条指令所需的时间：500×（5+2+5）=6000。

②C。

流水线方式执行所需的时间：5×3+5×（500-1）=2510。

3）C。

总线：一类信号线的集合是模块间传输信息的公共通道，通过它计算机各部件间可进行各种数据和命令的传送。PCI总线属于内总线。

4）①C。

根据可靠度的定义： 。

②A。

由题意可知，失效率 。平均无故障时间（MTBF）是指两次故障之间系统能正常工作的时间的平均值。它与失效率的关系为MTBF=1/ λ =10 ⁵ h。

5）C。

主存与Cache的地址映射采用直接映射方式时，每个主存地址映射到Cache中的一个指定地址（即多对一的映射关系）。Cache容量为16KB，块的大小为16B（2 ⁴ B），Cache可分为1K（2 ¹⁰ ）块，这样块内地址占4位，块号占10位。主存地址1234E8F8（十六进制）中后14位，即10100011111000（二进制）就是装入的Cache地址。

6）C。

CPU由运算器和控制器两部分组成。其中控制器由程序计数器、指令寄存器、指令译码器、状态/条件寄存器、时序产生器部件和微操作信号发生器等几部分组成，而外设接口部件不是控制器的组成部分，因此答案选C。

7）C。

相联存储器是一种特殊的存储器，是基于数据内容进行访问的存储设备。当对其写入数据时，相联存储器能够根据存储的内容自动选择一个存储单元进行存储，读取数据时，不是给出其存储单元地址，而是给出读取数据或数据的一部分内容。

8）①B。

将内存大地址减去小地址再加1就是内存的大小，即C7FFFH-AC000H+1=1C000H，十六进制（1C000） ₁₆ =2 ¹⁶ +2 ¹⁵ +2 ¹⁴ =64KB+32KB+16KB=112KB。

②A。

注意此处按字编址。若需要构成的内存为112K×16b，使用28片芯片构成该内存，则每个芯片的容量应为4K×16b。已知构成此内存的芯片每片有16K个存储单元，因此该芯片每个存储单元存储4位二进制。

9）D。

选项 A、B、C是微型计算机通常采用的I/O控制方式，一般不适用于大型、高效的系统中。在大型计算机系统中，外围设备的台数一般比较多，设备的种类、工作方式和工作速度的差别也比较大。为了把对外围设备的管理工作从CPU中分离出来，普遍采用通道处理机技术，答案选D。

10）①C。

本题考查内存容量的计算。

内存容量=尾地址-首地址+1=CBFFFH-A4000H+1=28000H=160KB。

②B。

芯片数=内存容量/芯片容量= 。

11）①A。

流水线技术是指把CPU的一个操作进一步分解成多个可以单独处理的子操作（如取指令、指令译码、取操作数、执行），使每个子操作在一个专门的硬件站上执行，这样一个操作需要顺序地经过流水线中多个站的处理才能完成。在执行的过程中，前后连续的几个操作可以依次流入流水线中，在各个站间重叠执行。可见，流水线技术的关键在于“重复执行”，如果频繁执行条件转移，流水线就会被破坏，从而严重影响机器的效率。

②B。

当有中断请求时，流水线会停止，通常有两种中断响应方式，一种是精确断点法，另一种是不精确断点法。如果采用精确断点法，流水线将立即停止执行去响应中断，这种方式不影响中断反应时间，但影响程序的正确执行。如果采用不精确断点法，流水线将不再新增指令，但指令继续执行，在流水线中所有指令执行完后才响应中断，这种方式不仅影响中断反应时间，还影响程序的正确执行。

12）D。

多处理机可以同时对不同的数据进行不同的处理，指令流和流据流都存在并行，因此属于多指令流多数据流（MIMD）。

13）B。

系统的可靠性是指从它开始运行（ t =0）到某时刻 t 这段时间内能正常运行的概率，用 R （ t ）表示。

系统可靠性模型有串联系统、并联系统和 N 模冗余系统。

① 串联系统：组成系统的所有子系统都能正常工作时，系统才能工作。各子系统失效率分别用 λ ₁ ， λ ₂ ，…， λ _n 表示，则系统失效率 λ = λ ₁ + λ ₂ +…+ λ _n ；各子系统可靠性分别用 R ₁ ， R ₂ ，…， R _n 表示，则系统可靠性 R = R ₁ × R ₂ ×…× R _n 。

② 并联系统：组成系统的子系统中只要有一个能正常工作，系统就能工作。若各子系统失效率均用 λ 表示，则系统失效率 ；各子系统可靠性分别用 R ₁ ， R ₂ ，…， R _n 表示，则系统可靠性为 R =1-（1 -R ₁ ）×（1 -R ₂ ）×…×（1 -R _n ）。

③ N 模冗余系统： N 模冗余系统由 N 个（ N =2 n +1为奇数）相同的子系统和一个表决器组成。在 N 个子系统中，只有 n +1个或 n +1个以上的子系统能正常工作，系统才能正常工作。假设表决器是完全可靠的，每个子系统的可靠性为 R ₀ ，则系统可靠性为 。

题中是并联和串联的综合，计算如下：

R _sys =1-(1 -R )×(1 -R ×(1-(1 -R )×(1 -R )))=0.9891

14）①B。

本题考查Cache的知识。Cache即高速缓冲存储器，是为了解决CPU和主存之间速度匹配问题而设置的。它是介于CPU和主存之间的小容量存储器，存取速度比主存快。改善系统性能的依据是程序的局部性原理。

主存块数=主存容量/每次交换的数据块大小=256KB/16B=16K。

②B。

Cache地址位数=块号地址+块内地址=log ₂ （Cache容量/每次交换的数据块大小）+log ₂ （每次交换的数据块字节数）=log ₂ （2KB/16B）+log ₂ （16）=11。

15）①C。

芯片数=总容量/芯片容量=（64K×4b）/（16K×4b）=4片。

②B。

地址线数=片选地址数+片内地址数=log ₂ （芯片数）+log ₂ （芯片容量）=15根。

注意：地址是按字节编制的，即芯片容量应采用字节为单位，1字节=8位。

16）B。

SIMD通常有多个数据处理部件，它们按照一定方式互联，在同一个控制部件的控制下，对各自的数据完成同一条指令规定的操作。从控制部件看，指令是串行执行的，但从数据处理部件看，数据是并行处理的。

17）①C。

流水线的操作周期取决于流水线中最慢的操作，为100ns。

②C。

在流水线中，其实每条指令的执行时间并没有减少，而第一条指令没有发挥流水线的优势，仍然按顺序执行，为60ns+100ns+50ns+70ns=280ns。

③C。

完成20条基本指令所用的时间为100ns×4+100ns×（20-1）=2300ns。

18）C。

并联系统的可靠性为： R =1-（1 -R ₁ ）×（1 -R ₂ ）×（1 -R ₃ ）=1-（1-0.8） ³ =0.992。

19）A。

直接映射方式是指主存中的一块只能映射到Cache的一个确定块中，全相联映射方式是指主存中的任意一块可以映射到Cache中的任意一块中，组相联方式是介于全相联和直接相联之间的一种折中方案。

20）C。

假设主存的存取周期为 h ，因为Cache的速度是主存的5倍，所以Cache的存取周期为 h /5，且Cache的命中率为0.95，则采用了Cache以后，平均存取周期为 h ×（1-0.95）+ h /5×0.95=0.24 h ，因此速度提高了1/0.24=4.17倍。

21）D。

寻址方式有：

● 立即寻址：操作数作为指令的一部分而直接写在指令中，这种操作数称为立即数。

● 寄存器寻址：指令所要的操作数已存储在某寄存器中，或把目标操作数存入寄存器。

● 直接寻址：指令所要的操作数存放在内存中，在指令中直接给出该操作数的有效地址。

● 寄存器间接寻址：操作数在存储器中，操作数的有效地址用 SI、DI、BX和BP四个寄存器之一来指定。

● 寄存器相对寻址：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）或变址寄存器（SI、DI）的内容和指令中的8位/16位偏移量之和。

● 基址加变址寻址：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）和一个变址寄存器（SI、DI）的内容之和。

● 相对基址加变址寻址：操作数在存储器中，其有效地址是一个基址寄存器（BX、BP）的值、一个变址寄存器（SI、DI）的值和指令中的8位/16位偏移量之和。

22）C。

数据传输率：32b×1.6GHz/4=1.6GB/s。

23）C。

CPU、存储器、I/O之间构成串联系统，故其可靠度为0.95×0.9×0.85=0.73。

24）A。

这两个层次的目的都是提高存储体系的速度，但两者是有区别的：Cache完全由硬件来实现，对程序员是完全透明的，它通过地址映像来实现，不需要地址变换；而虚拟存储器是由软件和硬件来实现的，对系统程序员并不透明，它是通过地址变换来实现的。

25）①C。

内存容量=尾地址-首地址+1，EFFFFH-A0000H+1=50000H，十六进制（50000） ₁₆ =5×2 ¹⁶ =320K。

②D。

芯片数=（320K×8b）/（16K×8b）=20片。

26）B。

内存地址与 I/O地址统一编址时，内存地址与 I/O设备地址都统一在一个公共的地址空间里。这样访问内存和I/O设备使用相同的指令，CPU只能根据地址不同来区分是访问外设还是访问内存。

27）D。

4个选项中，选项C不是Cache替换算法。在另外三个选项中，LRU算法的出发点是，如果某个块被访问过了，则它可能马上还要被访问；反之，如果某个块长时间未被访问，则它在最近一段时间也不会被访问，根据程序的局部性原理，这种方法有较高的命中率。

28）B。

串联系统可靠性模型的可靠度为 R _sys = R × R × R =0.8 ³ =0.512。

29）A。

直接内存存取（DMA）控制方式的目的是，外围设备与主存储器之间传送数据不需要执行程序，也不需要CPU干预。

30）A。

至少需要10个引脚作为地址线，8个引脚作为数据线。

31）D。

按处理机间的互联方式，有4种多处理机结构：总线结构、交叉开关结构、多端口存储器结构、开关枢纽式结构。

32）B。

使用Cache改善系统性能的依据是程序的局部性原理。

33）B。

两个元件并联的可靠度为1-（1 -p ）（1 -p ）= p （2 -p ），再与一个元件串联，可靠度为 p ² （2 -p ）。

34）①C。

因为1MB=2 ²⁰ B，因此在按字节编址时，访问1MB内存，地址寄存器至少需要二进制20位。

②A。

在按字节编址时，4B一次性读出，则这4个存储单元的高位都相同，只有最低两位不同（分别是00、01、10、11），因此4字节组成一个字的地址码是这4个存储单元中最小的一个，即最低两位为00。

③D。

若存储周期为200ns，且每个周期可访问4B，则该存储器带宽为：

4B/(200×10 ^-9 s)=20×10 ⁶ B/s=20×10 ⁶ ×8b/s=160Mb/s

35）C。

磁盘存储容量=盘的面数×每面的磁道数×每道的扇区数×每扇区存放的字节数=16×2100×64×512B=1050MB。

36）D。

通道又称输入/输出处理器（IOP），其目的是使CPU摆脱繁重的输入/输出负担和共享输入/输出接口，在大多数大型计算机系统中都采用通道处理机，并由通道处理机负担外围设备的大部分输入/输出工作。

37）①D。

RISC的设计思想是通过增加 I ，减少CPI和 T ，从而提高计算机的运算速度。

②A。

RISC简化了CPU的控制器，同时提高了处理速度，具有如下特点：

● 指令种类少，一般只有十几到几十条简单的指令。

● 指令长度固定，指令格式少，这可使指令译码更加简单。

● 寻址方式少，适用于组合逻辑控制器，便于提高速度。

● 设置最少的访问指令。访问内存比较费时间，尽量少用。

● 在CPU内部设置大量的寄存器，使大多数操作在速度很快的CPU内部进行。

● 非常适合流水线操作，由于指令简单，因此并行执行更易实现。 evrvcjBw5/iXVH4NCULWRkiY7aHPQbbz9z8AmydUu3QpzwRkeLo9pu7sqyo8IJX+