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一个处理实体的智能嵌入式系统至少有一个固定MPU，它可以完成大部分系统功能，但有时不能完全满足系统性能要求。因此通常采用FPGA/ASIC作为硬件加速器，实现系统的一个或者多个功能并满足其性能。在智能嵌入式系统中，硬件实现的任务可以并行执行，软件实现的任务为串行执行。硬件实现的性能一般远高于软件实现，相应地，其成本一般也远高于软件实现，所以系统成本主要取决于占用的硬件面积。
目前智能嵌入式系统的软硬件架构如图1-1所示，是由处理系统PS（Processing System）单元和可编程逻辑PL（Programmable Logic）单元构成的异构平台。
图1-1 异构平台体系架构图
PS单元以MPU为核心，由存储器MEM、系统总线、中断控制器、直接存储器访问DMA（Direct Memory Access）控制器和外部总线控制器组成，主要执行软件处理，负责整个系统的调控和部分模块的执行。
PL单元以FPGA/ASIC为核心，主要执行硬件处理，负责硬件模块的执行。每个硬件模块通常由双口RAM、通信电路和逻辑电路三部分组成。双口RAM主要用于实现软硬件模块之间的数据交换操作，通信电路用于提供软硬件模块之间的通信控制，逻辑电路用于执行模块的处理算法。