1.1 封装技术发展概况

1.1.1 集成电路封装功能

由于集成电路芯片半导体材料的脆性和金属布线的易腐蚀性，必须通过封装保护，防止有害气体和外部杂质等对芯片的内部电路造成腐蚀破坏，使芯片在规定的寿命期内稳定发挥作用。集成电路封装就是要在保护芯片的同时，使内部芯片输入/输出（I/O）引脚与外部电路实现电连接。针对不同的应用需求，集成电路封装的结构、封装材料和I/O引脚数量可以有很大的差异，但封装的功能基本相同，主要包括电源分配、信号分配、散热、机械支撑和环境保护等5个方面 ^[2] 。

（1）电源分配方面，封装要保证内部芯片与外部电路有效通信，并且满足封装内部不同部位的电源分配要求。

（2）信号分配方面，封装互连要尽可能减少信号损耗、信号延迟，避免外部信号干扰和内部信号串扰。随着封装集成度的提高，集成电路的电磁兼容性越来越受到重视，它经常成为电子系统辐射的根源，通过封装结构的设计，可有效屏蔽电磁干扰。

（3）散热方面，封装能为芯片建立低热阻的散热通路，及时有效地将芯片产生的热量导出。芯片在工作时，因功耗而发热，引起芯片温升，特别是功率较大的芯片温升明显，为避免芯片温度过高导致电性能参数漂移超差，需要通过封装将芯片有源区产生的热量尽快散出，保证集成电路稳定的功能性能和长期可靠性。

（4）机械支撑方面，外部封装结构能对内部芯片提供机械支撑。集成电路芯片的半导体材料非常薄和脆，如硅（Si）、砷化镓（GaAs）等材料，需要机械强度更好的基片支撑和包封材料保护，才能满足装配工艺的要求和长期使用需求。

（5）环境保护方面，封装对芯片起着阻挡外部水汽或其他有害气体侵入的作用，从而避免外部环境对内部芯片的性能造成影响。例如，芯片表面没有钝化层保护的铝金属化布线键合窗口，易被沾污腐蚀，导致芯片键合点开路，因此，需要有合适的封装结构和材料阻挡水汽侵入。

此外，封装需要满足PCB（Printed-Circuit Board，印制电路板）贴装工艺要求，应设计相应的封装I/O引脚。集成电路芯片需要根据应用需求，设计不同引脚节距和不同引脚结构的封装形式，满足PCB电路设计和PCB电装工艺的要求。

据统计，对于包括集成电路在内的电子元器件制造 ^[3] ，元器件体积的70%～90%由封装决定，超过50%的信号延迟、超过55%的电阻增加、超过60%的热性能异常及超过50%的元器件失效等，均与封装有关，元器件封装成本占整体成本的30%～80%。因此，没有封装的集成电路芯片只能“有芯无力”，无法正常工作，但没有可靠封装的集成电路必然“力不从芯”，过早失效。随着集成电路应用领域的拓展，集成电路封装技术和可靠性技术不断发展，不仅要求多引脚、高密度，还要求高可靠性、耐恶劣环境和长寿命。

1.1.2 集成电路常见封装类型

按封装壳材料，集成电路封装可分为塑料封装、陶瓷封装、金属封装和玻璃封装等4类 ^[2] 。塑料封装是当前应用最广泛的一种封装形式，其优点是成本低、质量小，在各类日常消费电子、汽车电子、医疗电子，甚至航空、装备等电子产品中均大量应用；陶瓷封装的优点是气密性、绝缘性、稳定性好，结构强度高，部分陶瓷导热性能优异，常用于航空航天等高可靠性领域；金属封装具有优良的导热性和机械力学性能，也多用于高可靠性领域；玻璃封装在耐高温、耐酸碱、电绝缘和气密性等方面均具有优异表现，较多应用于MEMS传感器、太阳电池、LED等产品封装中。

按封装气密性，集成电路封装可分为气密封装和非气密封装两类。塑料封装是常见的非气密封装，陶瓷封装、金属封装和玻璃封装通常属于气密封装。按封装形式，集成电路封装主要可分为传统封装和先进封装两类。以下将按照传统封装和先进封装两类，对封装类型进行简单介绍。

1.传统封装

传统封装主要有单列直插式封装、双列直插式封装、晶体管外形封装（包括小外形封装和J形引脚小外形封装）、方形扁平式封装、方形扁平式无引脚封装、球栅阵列封装、陶瓷针栅阵列封装和陶瓷柱栅阵列封装等 ^[2] 。

1）单列直插式封装

单列直插式封装（Single In-line Package，SIP）的引脚从封装体一侧直接引出，排列成一行，是插装式封装的一种简单形式，如图1-1所示，封装材料通常为塑料，主要用于定制产品。典型尺寸和引脚数：引脚中心距为2.54mm，引脚数为2～23个。

2）双列直插式封装

双列直插式封装（Dual In-line Package，DIP）也是一种插装式封装，如图1-2所示，通常引脚从封装体两侧引出后垂直向下弯折，是最常见的一种插装式封装。中小规模集成电路通常采用双列直插式封装，封装材料有塑料和陶瓷两种。典型尺寸和引脚数：引脚数为6～64个，引脚中心距多为2.54mm，封装体宽度通常约为15mm。

3）小外形封装

小外形封装（Small Out-line Package，SOP）属于表贴式封装的一种，又称SOIC小型封装，如图1-3所示。引脚从封装体两侧引出后弯曲成海鸥翼状（L形），封装材料通常有塑料和陶瓷两种。典型尺寸和引脚数：引脚数为8～44个，引脚中心距约为1.27mm。封装高度小于1.27mm的薄体SOP称为TSOP（Thin Small Out-line Package，薄体小外形封装），引脚中心距小于1.27mm的高密引脚SOP称为SSOP（Shrink Small Out-line Package，缩小型小外形封装），同时具有薄体和高密引脚特征的SOP称为TSSOP（Thin Shrink Small Out-line Package，薄体缩小型小外形封装）。

4）J形引脚小外形封装

J形引脚小外形（Small Out-line J-leaded，SOJ）封装是表贴式封装的一种，如图1-4所示。引脚从封装体两侧引出后垂直弯折，并形成J形，封装材料通常为塑料。典型尺寸和引脚数：引脚中心距为1.27mm，引脚数为20～40个。

5）方形扁平式封装

方形扁平式封装（Quad Flat Package，QFP）是表贴式封装的一种常见形式，如图1-5所示。引脚从封装体的四周引出后垂直弯折形成海鸥翼状（L形），封装材料通常有塑料和陶瓷两种，其中塑料封装应用得更多。QFP属于早期的高密度封装，引脚数通常大于100个，引脚中心距为0.3～1.0mm。

6）方形扁平式无引脚封装

方形扁平式无引脚（Quad Flat No-lead，QFN）封装是表贴式封装应用较多的一种。引脚从封装体的四周引出，形成集成电路输出端电极接触区。为提供器件组装密度，这种封装无引脚，又称无引脚芯片载体（Leadless Chip Carrier，LCC），封装材料有塑料、陶瓷两种。图1-6所示为方形扁平式无引脚封装。典型尺寸和引脚数：引脚中心距为1.27mm、0.65mm、0.5mm，引脚数为14～100个。

有引脚陶瓷封装芯片载体（Ceramic Leaded Chip Carrier，CLCC）如图1-7所示。引脚从封装体的四周引出后，向下向内弯折成J形，封装材料通常为陶瓷。典型尺寸和引脚数：引脚中心距为1.27mm，引脚数为18～84个。

7）球栅阵列封装

球栅阵列（Ball Grid Array，BGA）封装是表贴器件新发展起来的一种封装结构。基板一般是2～4层有机材料多层板，芯片输出端与基板电路之间的互连主要有引线键合和芯片倒装两种形式，封装壳材料包括塑料、陶瓷和金属。图1-8所示为塑料BGA封装。

8）陶瓷针栅阵列封装

陶瓷针栅阵列（Ceramic Pin Grid Array，CPGA）封装是用于专门CPGA插装的一种封装形式，方便安装和拆卸，如图1-9所示。CPGA封装采用圆形或方形插针，按照等间隔的方阵形布局在芯片四周，可围成两圈或更多圈，插装时可插入插座直接使用，接触良好，封装材料可以为塑料，但以陶瓷为主。针栅阵列数通常大于100个，集中为250～528个，引脚中心距主要有2.54mm和1.27mm两种规格。

9）陶瓷柱栅阵列封装

陶瓷柱栅阵列（Ceramic Column Grid Array，CCGA）封装是柱栅阵列（Column Grid Array，CGA）器件的一种封装形式。CGA器件封装结构由三部分组成：上部的集成电路芯片封装、中部的陶瓷基板封装、底部的高铅焊柱阵列封装。CCGA封装典型图如图1-10所示。

在CCGA封装形式中，焊柱与基板之间的间距增大，可以更有效地散发热量，并缓冲焊柱与陶瓷基体之间，以及与陶瓷基板之间的热应力，从而延长热疲劳寿命。通常，CGA封装焊柱的抗热失配能力和热疲劳寿命要高于BGA封装的焊球，而抗机械冲击能力要低于BGA封装的焊球。

在封装形式的选择上，封装技术是否适用主要根据封装效率的控制要求来判定，即封装面积与芯片面积之比，兼顾封装引脚对传输信号延迟的影响，以及封装材料对散热的影响，基本要求可以归纳如下。

（1）提高封装效率，封装面积与芯片面积之比尽可能接近1∶1。

（2）减少引脚对传输信号延迟的影响，避免相互干扰；引脚尽量短，引脚间距尽量大。

（3）保证散热性能良好，在满足要求的前提下，尽量选择热导率高的封装材料，封装越薄越好。

2.先进封装

随着摩尔定律不断逼近物理极限，通过进一步缩小晶体管尺寸来提升集成电路功能单元密度的模式越发困难，而先进封装技术被普遍认为是推动集成电路芯片性能持续提升的最重要途径之一。为此，国内外各半导体厂商都不断地加大在先进封装技术研发和生产上的投入。晶圆级封装、2.5D封装、3D封装和系统级封装等新的封装形式通常被归为先进封装范畴 ^[2] 。

1）晶圆级封装

前面介绍的几种封装都是针对独立芯片实施的封装，而晶圆级封装（Wafer Level Package，WLP）是针对晶圆上所有芯片实施的一次性封装，后续老化和测试同时进行，最后切割成单个器件，用于基板或PCB的贴装。WLP的优势在于封装效率高、尺寸小、成本低，可以对芯片设计和WLP设计一并考虑，从而提高产品设计效率、压缩开发周期。WLP的应用范围集中于Analog IC、PA/RF与CMOS图像传感器等集成电路。

WLP技术包括扇入型WLP（Fan-In WLP）和扇出型WLP（Fan-Out WLP）。扇入型WLP在晶圆未切片之前，对芯片进行封装后分割成器件，典型扇入型WLP结构示意图如图1-11所示，分割后的器件封装大小与封装内部芯片的尺寸基本相同，即封装面积和芯片面积之比基本为1∶1。扇出型WLP是近年开发的新型封装技术，解决芯片尺寸持续减小带来的焊接困难问题。扇出型WLP采用晶圆重构技术，将多个所用的KGD芯片粘接在一块晶圆载板上，芯片之间的距离决定了扇出封装的面积，封装时先用模塑材料对KGD芯片及这些芯片之间的空隙进行填充，分离晶圆载板后，再进行重布线层（Re-Distribution Layer，RDL）和引出端BGA焊球工艺，最后分割成为扇出型WLP器件 ^[4] 。典型扇出型WLP结构示意图如图1-12所示。

2）2.5D封装

2.5D封装在2D封装的基础上，在芯片和封装载体之间加入（硅）中介层（Interposer），中介层上下层金属化布线通常采用硅通孔（Through Silicon Via，TSV）进行连接，从而进一步提高平面2D封装的密度和性能。图1-13所示为典型的2.5D封装结构示意图。

世界上最大的集成器件制造商英特尔（Intel）和最大的晶圆代工厂台积电（TSMC）在近几年推出新一代工艺节点的同时，着重研发先进封装技术，其中主要包括英特尔的嵌入式多芯片互连桥接（Embedded Multi-die Interconnect Bridge，EMIB）技术、台积电的基板上晶圆级芯片封装（Chip on Wafer on Substrate，CoWoS）技术和芯粒（Chiplet）技术。这些先进封装技术的共同特征是跳出了传统的只在封装基板表面的2D平面上进行集成的限制，开始在垂直方向上进行芯片的封装与集成。其中，CoWoS和Chiplet封装结构是目前晶圆级系统封装的解决方案。CoWoS技术可以将不同类型、不同制程的小芯片以2.5D的形式进行组合，形成一个类似SoC（系统级芯片）的结构。

CoWoS是一种将芯片、基板都封装在一起的技术，先将半导体芯片通过Chip on Wafer（CoW）封装至晶圆，再把CoW的芯片与基板连接集成 ^[5] 。CoWoS技术属于一种2.5D封装技术，图1-14所示为典型的CoWoS封装结构。

Chiplet是一种以搭积木方式集成芯片的封装模式，通过内部电互连将多个芯片与底层基础芯片封装在一起，可以构成多功能的异构系统级封装（System in Package，SiP）模块。迄今为止，已经有很多半导体公司创建了自己的Chiplet生态系统，如Marvell的MoChi技术、英特尔的EMIB技术等。图1-15所示为典型的Chiplet封装结构。当前，2.5D封装是Chiplet架构的主要封装方式，未来3D封装技术也将用于Chiplet，实现芯片间的叠层和高密度互连。

3）3D封装

3D封装通过引线键合、倒装或TSV技术等将芯片在垂直方向上进行叠层互连，从而进一步缩小产品尺寸，缩短互连距离，减小信号延迟，提高性能或容量。引线键合叠层的3D封装主要有金字塔式、悬臂梁式、垂直式、并排式等结构。倒装叠层首先在芯片焊盘上直接制作微凸点，然后将芯片背面朝上、微凸点朝下与下层基板或芯片实现垂直叠层。TSV叠层首先直接在硅芯片上制作垂直通孔，然后通过通孔间互连来实现上下层芯片之间的电连接，是当前互连密度最高的一种3D封装方式，但成本高、散热差和填充层缺陷是影响其进一步发展和应用的主要因素。三星、海力士和美光三大内存厂商都开始量产基于TSV互连多层芯片叠层的3D动态随机存储器芯片（DRAM）。图1-16所示分别为基于引线键合、倒装和TSV叠层的3D封装结构示意图。第5章将对3D封装及其可靠性进行详细介绍。

4）系统级封装

系统级封装（System in Package，SiP）是把微电子、光电子、传感器等器件集成到一个独立封装体内的封装形式，采用了WLP、CSP、3D叠层、无源器件集成等高密度集成封装技术。SiP主要有4类：芯片水平并列式SiP、芯片纵向叠层式SiP、封装体叠层式SiP和芯片埋置式SiP ^[6] 。芯片水平并列式、芯片纵向叠层式的SiP封装结构如图1-17所示 ^[7] ，封装体叠层式、芯片埋置式的SiP封装结构如图1-18所示。

1.1.3 集成电路封装技术发展趋势

封装引脚结构、封装材料和芯片封装方式是封装的核心。集成电路封装最初是为了给芯片提供物理支撑、保护及互连，但随着芯片制造技术的发展，集成电路封装技术也不断得到发展，以满足芯片高性能、多功能及小型化发展的要求。从集成电路封装引脚结构的变化、封装材料的变化和芯片封装方式的变化，可以看出集成电路封装技术正不断向高密度、多引脚，以及低延迟、小尺寸和低成本等方向发展，以不断适应集成电路芯片多功能、高集成度的特点。

自1947年，美国贝尔实验室发明世界上第一个锗晶体管，1958年，美国德州仪器公司发明世界上第一个半导体集成电路，打开半导体技术发展的大门以来，历经近80年发展，半导体集成电路封装技术在引脚结构、封装材料和芯片封装方式三个方面经历了多次重大变革。

1.集成电路芯片封装方式的变化

集成电路芯片封装方式从正装芯片封装到载带芯片封装，再到倒装芯片键合封装，直到叠层芯片封装，芯片封装变化的驱动力来自减小芯片至外部引脚的传输距离，提高电路的集成度。

正装芯片封装主要有引线键合（Wire Bonding，WB）封装，这是最传统的集成电路封装形式，采用引线键合工艺，实现芯片引出端电极与外部引脚之间的电互连。引线键合封装的结构特点：芯片背面粘接在外壳基座或基片上，同时提供散热通道，内引线两端与芯片和引线框架键合，在一般情况下，芯片的引线键合引线数量等于外部引脚数量。导电胶、焊料是芯片封装采用的主要材料，其中，导电胶用于小功率集成电路，焊料用于功率较大的集成电路。引线键合的芯片面积要比倒装的芯片面积大1/3 ^[8] ，原因是很难直接在芯片有源区形成引线键合，而需要通过金属化布线从有源区引到芯片的周边形成电极。

载带芯片封装是一种带有载带键合（Tape Automated Bonding，TAB）的芯片封装形式，它是在引线键合封装技术基础上发展起来的载带自动焊芯片封装技术，在芯片与引线框架之间形成互连。载带材料通常采用铜箔，铜箔具有导电导热性能好、强度高、延展性好的特点，同时能与不同基带粘接牢固，易于电镀；基带材料一般采用聚酰亚胺（PI），PI与铜箔粘接性能和热匹配性能好，收缩率小且稳定，抗腐蚀能力强；凸点材料有金、铜-金、金-锡、铅-锡；载带类型有单层、双层或三层。TAB封装与引线键合封装相比，优势在于TAB封装结构轻、薄、短、小，电极尺寸及电极与焊区节距可以减小，同时引线电阻、电容和电感小，TAB键合强度高，易于自动化生产；不足之处为TAB金属材料和芯片凸点材料的热匹配性、尺寸稳定性、抗腐蚀性、机械强度等较差。

倒装芯片键合（Flip-Chip Bonding，FCB）封装是一种集成电路封装技术，将芯片有源区面带凸点电极倒装向下，与基片布线层键合互连。其特点为凸点间距为4～14mil，球径为2.5～8mil，芯片倒装在基片上后，需要对芯片与基片之间进行填充，以保护芯片和减少热失配对凸点的损伤。FCB封装的优势为与引线键合封装芯片相比，倒装芯片的互连尺寸更小、性能更高，芯片单位面积引脚数量增加，散热能力提升，同时芯片背面可以用散热片等进行有效冷却。FCB封装面临的挑战为倒装芯片因凸点间距、球径小，对植球工艺、基板技术、材料的兼容性、制造工艺，以及缺陷检测技术提出了更高的挑战。

叠层芯片（Stacked Die，SD）封装是为进一步提高集成度而开发的3D封装技术，既可提高封装效率，又可提高电路运行速度，主要用于可编程逻辑电路、处理器、存储芯片、数模转换器的芯片封装。其特点为在单个封装中叠层多个芯片，构成一个立体的封装形式，具有尺寸小、芯片互连线短、封装效率高的优点。

2.集成电路封装引脚结构的变化

集成电路封装引脚的结构，从长引脚直插式到短引脚或无引脚表贴式，再到BGA表贴式，三次重大技术变革，目的是不断缩小封装体积，适应整机小型化。

20世纪60年代，第一次封装技术变革，开发了长引脚直插式封装。其特点是封装长引脚直接插装到PCB上，引脚数为6～64个。主要封装形式有单列直插式封装（SIP）、双列直插式封装（DIP）。这类长引脚封装的优势在于开启了传统的电路通孔（PTH）插装技术；不足之处在于封装尺寸大，在PCB上占据了较大面积，PCB组装密度和工作频率的进一步提高比较困难，同时自动化生产效率很难再提升。

20世纪80年代，第二次封装技术变革，封装引脚从插装式转变为表贴式。其特点是封装短引脚或无引脚表贴在PCB上，引脚数为14～100个。主要封装形式有小外形表贴封装（SOP、SOJ）、方形扁平封装（QFP、QFN）、J形引脚封装芯片载体（PLCC、CLCC）。这类短引脚或无引脚封装的优势在于引脚是在PCB表面贴装的，引脚间距小、封装密度高，易于自动化生产；不足之处在于I/O引脚数及频率方面难以满足ASIC、微处理器的快速发展需求。

20世纪90年代中期，第三次封装技术变革，封装引脚从四周引出式转变为背面阵列引出式 ^[9-11] 。其特点是封装引脚间距更小、封装密度更高，引脚数为几十到几百个。主要封装形式有针栅阵列（PGA）封装、球栅阵列（BGA）封装。这类阵列式引脚封装的优势明显，能满足ASIC、微处理器的高密度封装要求；不足之处在于BGA表贴焊接后检查和维修困难。

20世纪90年代后期，CSP（芯片尺寸封装）技术快速发展，极大提高了集成电路的封装效率和集成电路在PCB上的集成度。CSP减小了集成电路的体积和质量，产品散热性能良好，提高了产品性能，降低了便携式通信产品的寄生效应，低阻抗，满足RF（射频）性能要求。CSP是指首先将晶圆分割成单个IC芯片，然后进行后道封装；新型的晶圆级芯片尺寸封装（WLCSP）是指先在已完成前工序的晶圆上一体化完成封装，再将封装后的晶圆切割成分离的独立器件，WLCSP局部结构示意如图1-19所示。

相比CSP，WLCSP减少了传统封装中的多次测试，集成电路封装公司均投入WLCSP研发，WLCSP成为微米和纳微米系统封装的主流技术 ^[12] 。CSP和WLCSP应用的不足之处为制造难度大、成本高，因封装尺寸小而对封装材料性能要求较高，用于CSP和WLCSP的PCB线条窄、平整度要求高。

3.集成电路封装材料的变化

集成电路封装从金属封装到陶瓷封装，再到塑料封装，目的是在不断降低封装成本、减小封装尺寸、减小封装质量的同时，提高电路性能。

金属封装是集成电路最早的封装形式，早期是三个引脚的金属玻璃外壳封装形式，封装材料包括可伐金属材料、碳钢、铜等，但随着陶瓷封装、塑料封装技术的发展，目前金属封装主要用于混合集成电路和模块电路。金属封装最大的优势在于热导率高、封装强度高，并能实现气密封装；不足之处主要有成本高、体积大、密度高、热膨胀系数过大导致热失配 ^[13] 。随着集成电路技术的不断发展，传统金属封装材料已不能满足要求，具有合适的热膨胀系数、轻质高强、高导热性能的新型金属封装材料正在被不断探索和应用，包括铜/碳纤维、铝/碳化硅合金，以及负热膨胀材料等 ^[14-16] 。

随着技术的发展，陶瓷封装技术逐渐大量用于集成电路封装。陶瓷封装在热、电、机械和尺寸方面均展现出优良的综合特性，陶瓷封装材料主要有Al ₂ O ₃ 、AlN、BiO。陶瓷封装的典型参数 ^[8] 包括介电常数范围、热导率和热膨胀系数。陶瓷封装是目前具有较高可靠性的封装形式，但因成本高，目前主要应用于航空航天等高端产品领域。陶瓷封装的最大优势在于气密性和封装材料的稳定性。但陶瓷封装也有不足之处，主要包括封装工艺成本高、陶瓷材料具有脆性、封装瓷体抗机械冲击能力弱。

随着封装技术的进一步发展，由于塑料封装兼具极低的材料成本和工艺成本，塑料封装（环氧树脂）开始不断替代陶瓷封装。塑料封装极大降低了集成电路的封装成本，虽然不及金属封装和陶瓷封装的可靠性高，但仍大量用于民品电器，目前市场上塑料封装集成电路约占97%。塑料封装的最大优势在于价格低廉、质量小、封装尺寸小，塑料封装器件的质量大约是陶瓷封装器件的一半，由于封装尺寸小而大大减小了信号的延迟；但塑料封装的不足之处在于热失配导致内应力产生、高温易变形、热导率低（只有陶瓷封装的1/50）、防潮性能弱。

未来10年内，封装产业发展势头将更加迅猛，封装材料将沿着高性能、低成本的方向持续发展。在民用领域，更多满足新型封装形式要求的新型环氧封装材料、复合封装材料、环境友好型封装材料等将被开发出来；在高可靠性领域，面向高密度、高散热领域的新型氮化铝、碳化硅-铝合金、硅铝合金及面向高功率领域的纳米银、纳米铜等新型复合封装材料，将得到更快发展。

4.集成电路封装技术发展趋势

塑料封装技术在未来相当长时间的封装技术发展进程中，仍将是集成电路封装的主流方向 ^[17] 。未来的金属封装将面向高性能、低成本、高可靠性的方向发展。质量小、高导热及热匹配的硅铝合金、碳化硅-铝合金等将在未来具有广阔的前景。未来的陶瓷封装技术仍将是航空航天和高端民用电子器件等领域应用的主流，陶瓷气密封装将向更高端的陶瓷封装一体化发展，低温共烧陶瓷具有广阔的前景。

集成电路先进封装技术及发展趋势：从20世纪70年代的直插式封装，发展到如今的晶圆级封装和芯片叠层封装，封装密度大大提高。从封装互连线宽能力上看，过去50多年半导体集成电路行业一直按照摩尔定律的速度发展，晶体管的体积越来越小，封装线宽从1000μm减小到1μm，甚至亚微米，封装能力提高了1000倍。先进封装技术发展趋势如图1-20所示 ^[18] 。半导体芯片摩尔定律即将终结，系统级封装技术的发展将延续新的摩尔定律，推动集成电路封装向更高集成度、更细线宽方向发展。

根据摩尔定律，当价格一定时，集成电路的集成度每隔18个月增加一倍，性能也将提升一倍。集成电路产业经历了仅仅几十年的发展，已经从10μm的节点 ^[15] 减小到了14nm、7nm、5nm，甚至3nm的节点 ^[12，14] 。尽管2D集成已经取得了长足的发展，随着集成度和性能的提升，技术进步所带来集成电路性价比的提升却越来越小。导致这一趋势的主要原因包括以下方面 ^[12，17] 。

（1）受材料性能、工艺水平和物理规律的限制，晶体管的特征尺寸逐渐接近原子尺寸和工艺极限，随之而来的量子效应和短沟道效应越来越严重。

（2）在可靠性方面，功率密度增加导致器件散热困难，半导体制程中退火和热循环等不同工艺步骤带来的热应力、应变使器件面临越来越多的可靠性问题。

（3）从180nm工艺节点开始，芯片性能更多由芯片上互连线的长度决定，器件缩小带来的性能提升不及互连线长度增加带来的延迟 ^[19] 。

当前，人们提出了采用插入中继器 ^[20，21] 、使用超Low-k介质材料 ^[22] 等多种方法来改善互连线延迟，但效果远远不能满足需求。互连线延迟问题已成为集成电路发展的瓶颈之一，摩尔定律面临严峻挑战。

2009年，国际半导体产业协会在国际半导体技术发展路线图（见图1-21）中提出了“后摩尔定律” ^[23] 。“后摩尔定律”将发展方向转向以先进封装技术为牵引的综合集成创新，通过垂直延伸来实现3D集成。

3D集成的概念早在20世纪60年代即被提出 ^[24] ，但由于散热问题的制约，并未进入实际推广应用阶段。直到最近几年，超低功耗技术的开发、热管理技术的进步，以及2D集成遭遇技术瓶颈，3D集成迎来了快速发展的机遇期 ^[25] 。采用3D集成的优势为：一方面，与2D集成相比，由于全局互连线长度大大缩减，而互连线长度的缩减将直接降低互连线的寄生电容，从而3D集成在延迟和功耗方面提升了性能；另一方面，3D集成可以用不同的衬底材料（如GaAs、玻璃等）和技术模块（如数字电路、存储器、传感器等）来实现异质集成，将工艺完全不兼容的组件结合在一起。

目前，3D集成主要有两种形式：芯片叠层与封装叠层，相应有几种不同的3D封装技术 ^[26] ，如图1-22所示，分别是引线键合封装、TSV封装和叠层封装。其中，TSV封装为3D集成提供最短互连，目前备受研究者的青睐 ^[27] 。

TSV主要将竖直叠层起来的芯片互连起来，起到信号导通、传热和机械支撑的作用 ^[28] 。基于TSV技术的3D IC叠层集成示意如图1-23所示。TSV的应用使得每个芯片或中介层的正反两面都可以制作电路，提供了芯片到芯片的最短互连、最小焊盘尺寸与节距。目前，TSV的应用主要分为两种 ^[14，29] ：一种是利用TSV和倒装微凸点技术将芯片叠层起来，即3D IC集成；另一种是只利用TSV将晶圆/芯片进行叠层，即无凸点工艺的3D Si集成。通过TSV将晶圆/芯片集成到3D器件中，可以使产品具备更加出色的电学性能、更小的外观尺寸、更小的质量，同时意味着更低的生产成本。

当前，已知的TSV应用主要包括：①芯片的3D封装；②异种器件的3D封装，如将集成电路与MEMS、RF模块及光电子器件封装在一起；③晶圆级3D封装；④硅中介层封装。市场上已出现了大量采用TSV技术的高密度封装器件产品，如叠层存储器、逻辑3D系统级封装产品、高亮度LED模块、MEMS、FPGA、图像及光学传感器等。

图1-24给出了市场上基于TSV技术的3D IC产品。2006年，三星基于晶圆级叠层封装技术开发的16GB NAND闪存芯片是市场上最早应用TSV的产品 ^[30] ，其将8个NAND闪存芯片叠层起来，总高度为0.56mm，比采用引线键合技术的单个芯片厚度减小了0.16mm。2011年，IBM与美光科技基于TSV工艺实现了混合存储立体（Hybrid Memory Cube，HMC）DRAM芯片制造 ^[31] ，HMC数据带宽比现有内存芯片高14倍，同时，芯片的封装尺寸减小了90%。至今，海力士发布的世界首款128GB Double Data Rate 4（DDR4）RDIMM已经投入量产，其中采用了TSV封装技术。