2.4 加法器与数据比较器

2.4.1 实验目的

（1）理解加法器与数据比较器的工作原理。

（2）掌握加法器74LS283、数据比较器74LS85的功能及简单应用。

（3）学习中规模组合逻辑电路的设计方法。

2.4.2 实验设备

万用表　1块

直流稳压电源　1台

低频信号发生器　1台

示波器　1台

数字系统综合实验箱　1台

集成电路74LS00、74LS08、74LS86、74LS283、74LS85等　各1片

2.4.3 实验原理

1.加法器

数字运算是数字系统的基本功能之一，加法器是执行算术运算的重要逻辑部件，在数字系统和计算机中，二进制的加、减、乘、除等运算都可以转换为若干步加法运算。

最基本的加法器是半加器，半加器是指没有低位送来的进位信号，只有本位相加的和及进位。这些概念看起来很简单，但理解这些概念对于今后设计电路是很有帮助的。实现半加器的真值表见表2-16。

实现半加器的电路如图2-40所示。

实现半加器的逻辑表达式为： C = AB ， S = A ⊕ B 。

半加器电路比较简单，只用了1个与门和1个异或门，在此基础上可以进一步实现全加器。当进行不止1位的加法时，必须考虑低位的进位，通常以 C _i 表示，此时电路实现了全加器的功能。在电路结构上由两个半加器和一个异或门实现，如图2-41a所示。图2-41b为全加器惯用符号。

将 n 个1位全加器级联，可以实现两个 n 位二进制数的串行进位加法电路。如图2-42所示为由4个一位全加器级联构成的4位二进制串行加法器。由于进位逐级传递的缘故，串行加法器时延较大，工作速度较慢。

2.MSI四位加法器74LS283

（1）74LS283的功能

为了提高运算速度，通常使用超前进位全加器，即以并行方式完成全加算术运算的逻辑电路。其提高运算速度的关键在于进位信号不再是逐级传递，而是采用超前进位技术，每位的进位只由加数、被加数和最低进位信号 C ₀ 决定，改善了串行进位加法器的速度受到进位信号的限制的缺点。不过，运算速度的提高是靠增加电路的复杂程度换取的，而且，位数越多，电路越复杂。目前，中规模集成超前进位全加器多为4位。

74LS283是一个4位二进制中规模集成电路（MSI加法器），就是一种具有超前进位功能的并行加法器，输入、输出之间最大延迟仅为4级门延时，工作速度较快。

74LS283的功能是完成并行四位二进制数的相加运算，其引脚图见附录A，功能表见表2-17。引脚图中 A ₄ 、 A ₃ 、 A ₂ 、 A ₁ 、 B ₄ 、 B ₃ 、 B ₂ 、 B ₁ 是被加数和加数（两组4位二进制数）的数据输入端， C ₀ 是低位器件向本器件最低位进位的进位输入端， S ₄ 、 S ₃ 、 S ₂ 、 S ₁ 是和数输出端， C ₄ 是本器件最高位向高位器件进位的进位输出端。

（2）74LS283的应用

1）用 n 片MSI四位加法器可以方便地扩展成4 n 位加法器

其扩展方法有三种。

①全串行进位加法器：采用MSI四位串行进位组件单元，组件之间也采用串行进位方式。

②全并行进位加法器：采用MSI四位并行进位组件单元，组件之间也采用并行进位方式。

③并串（串并）行进位加法器：采用四位并行（串行）加法器单元，组件之间采用串（并）行进位方式，其优点是保证一定操作速度前提下尽量使电路的结构简单。如图2-43所示是两个74LS283构成的7位二进制数加法电路。74LS283内部进位是并行进位，而级联采用的是串行进位。

2）构成减法器、乘法器、除法器等

如图2-44为用74LS283设计的一个加/减运算电路。当控制信号 M =0时，两个输入的4位二进制数相加，当 M =1时，两个输入的4位二进制数相减。两个输入的4位二进制数分别是 P 、 Q ，输出4位二进制数为 S 。其基本原理为： M =0时，因为74LS283本身就是一个4位二进制加法器，所以 P + Q 可以直接实现； M =1时，差等于被减数加上减数的补码，其中补码为 Q 的反码加1，即 S = P-Q = P + Q _补 -2 ⁿ = P + Q _反 +1-2 ⁿ ，用四个反相器将 Q 反相即可得 Q _反 ，将进位输入端 C ₀ 接1可实现加1，由此可得 Q _补 ，显然只能由高位的进位信号与2 ⁿ 相减，当最高位的进位信号为1时，差为0，当最高位的进位信号为0时，差为1，同时发生借位，因此只要将高位的进位信号反相即能实现减2 ⁿ 的运算。

3）进行码组变换

如图2-45所示是用74LS283实现的1位余3码到1位8421BCD码转换的电路。其基本原理是：对于同一个十进制数符，余3码比8421BCD码多3，因此从余3码中减3（即0011），也就是只要对余3码和3的补码1101相加，即可将余3码转换成8421BCD码。

3.数据比较器

数据比较器有两类：一类是“等值”比较器，它只检验两数是否相等；另一类是“量值”比较器，它不但检验两数是否相等，还要检验两数中哪个大。按数的传输方式，又有串行比较器和并行比较器。数据比较器可用于接口电路。

4.4位二进制数并行比较器74LS85

（1）74LS85的功能

在数字系统和计算机中，经常需要比较两个数的大小是否相等，完成这一功能的逻辑电路称为数值比较电路，相应的器件称为比较器。常见的数值比较器有74LS85等。

74LS85是采用并行比较结构的4位二进制数值比较器。单片74LS85可以对两个4位二进制数进行比较，其引脚图见附录A，功能表见表2-18。

（2）74LS85的应用

1）用 n 片4位比较器可以方便地扩展成4 n 位比较器。74LS85的三个级联输入端用于连接低位芯片的三个比较器输出端，可实现比较位数的扩展。图2-46是用两片74LS85级联实现的两个7位二进制数比较器。注意，74LS85（H）的 A ₃ 和 B ₃ 要都置成0或1，74LS85（L）的级联输入端a=b置1，而a＞b和a＜b置0，以确保当两个7位二进制数相等时，比较结果由74LS85（L）的级联输入信号决定，输出 A = B 的结果。

2）4位二进制全加器与4位数值比较器结合起来，可实现BCD码加法运算。在进行运算时，若两个相加数的和小于或等于1001，BCD的加法与4位二进制加法结果相同；但若两个相加数的和大于或等于1010时，由于4位二进制码是逢十六进一的，而BCD码是逢十进一的，它们的进位数相差六，因此BCD加法运算电路必须进行校正，应在电路中插入一个校正网络，使电路在和数小于或等于1001时，校正网络不起作用（或加一个数0000），在和数大于或等于1010时，校正网络使此和数加上0110，从而达到实现BCD码的加法运算的目的。

2.4.4 实验内容

（1）验证74LS283、74LS85的逻辑功能。

（2）用74LS283设计1位8421BCD码加法器。

（3）设计一个8位二进制数加法器。

（4）试用74LS283辅以适当门电路构成4×4乘法器，其中 A = a ₃ a ₂ a ₁ a ₀ ， B = b ₃ b ₂ b ₁ b ₀ 。

（5）试用74LS85再辅以适当门电路构成字符分选电路。当输入为字符 A 、 B 、 C 、 D 、 E 、 F 、 G 的7位ASCII码时，分选电路输出 Z =0，反之输出 Z =1。

（6）试用4位二进制数加法器74LS283和4位二进制数比较器74LS85构成一个4位二进制数到8421BCD码的转换电路。

2.4.5 实验报告

（1）详细描述实验内容中每个题目的设计过程，画出设计逻辑图，标注功能符号，整理并分析实验数据。

（2）分析实验过程中遇到的问题，描述解决问题的思路和办法。

2.4.6 思考题

（1）什么是半加器？什么是全加器？

（2）用全加器74LS283组成4位二进制代码转换为8421BCD码的代码转换器中，进位输出 C ₄ 什么时候为“1”？ C ₀ 端该如何处理？

（3）设计多位二进制数加法器有哪些方法？

（4）二进制加法运算和逻辑加法运算的含义有何不同？

（5）如何用基本门电路实现两个1位二进制数字比较器？逻辑状态表见表2-19。