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本书以Xilinx公司（目前已被AMD公司收购）7系列FPGA、UltraScale/UltraScale+和Versal ACAP内部架构为基础，介绍与之匹配的RTL代码风格（采用SystemVerilog语言）和基于Vivado的设计分析方法。全书共10章，包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机等的代码风格与优化方法，以及扇出和布线拥塞的优化方法。
本书可供电子工程领域内的本科高年级学生和研究生学习参考，也可供FPGA工程师和自学者参考使用。