2.2 计算平台硬件系统

2.2.1 智能网联汽车计算平台概述

图2-14所示为智能网联汽车计算平台架构，包括软件系统和硬件系统两大部分，按照分层设计的思路，其中软件系统分为应用层、支持软件层和操作系统层三个层次；硬件系统分为异构分布硬件架构层和硬件接口层两个主要层次。软件系统主要负责软件环境的支撑，硬件系统主要负责硬件算力环境的搭建。

2.2.2 计算平台硬件简介

自动驾驶控制器和传统的汽车电子控制器相比，除了对高稳定性、高可靠性、长生命周期的要求外，自动驾驶控制器更复杂，稳定性和可靠性要求更高，容错和安全机制更复杂。针对庞大的传感器信息流，需要考虑从传感器信息接入、信息融合的多信息接入技术；针对大数据处理，高速率计算的终端边缘计算，需要考虑合理评估计算资源分配和匹配的处理能力提升技术；针对汽车安全为第一目标的要求，需要考虑多维度安全设计的基于安全的多域控制器技术；针对无人驾驶快速发展变化的设计要求，需要考虑体系化的高质高效开发模式。对于自动驾驶这样的复杂任务，在设计软件的同时，还必须考虑与之匹配的硬件效能，这里包括性能、功耗和功能安全。为了保证自动驾驶的实时性要求，需要保证软件响应的最大延迟在可接受的范围内，因此对计算资源的要求也变得极高。目前，自动驾驶软件的计算量已达到了10个TOPs（每秒万亿次操作）的级别，这使得人们不得不重新思考对应的计算架构。

图2-15所示为汽车计算平台硬件系统演进趋势，在智能网联汽车发展的前期，大部分公司都采用工控机+显卡的解决方案来应对自动驾驶对运算能力的要求。随着智能网联汽车的快速发展，车规级计算平台发展非常迅速，目前的方案分为三类，包括基于传统X86架构的CPU、以ARM（Advanced RISC Machine）为CPU核心的SoC（System on Chip）、基于特定运算的ASIC（Application Specific Integrated Circuit）。其中，以ARM为CPU核心的SoC方案成为主流，而这种SoC方案都会搭载对应的高性能协处理单元，如GPU（Graphics Processing Unit）、FPGA（Field-Programmable Gate Array）、DSP（Digital Signal Processor）等，基于特定运算的ASIC会逐渐成为协处理的主力。

目前智能网联汽车计算平台硬件架构以SoC为主处理器，协处理器采用SoC、FPGA、GPU等，控制器采用传统高可靠性的MCU（Microcontroller Unit），主、协处理器间通过高速总线进行数据交互，主处理器、协处理器、控制器之间通过低速总线进行控制指令传递、诊断信息共享、功能冗余。同时，协处理器预留丰富的传感器外设接口，确保足够的传感器输入资源。系统通过无线通信系统（4G/5G/V2X）和云端、路端、车端等进行交互，构成一个完整的计算平台硬件系统。ASIC以其绝对优势的能效比和性价比将成为未来的主流协处理器，对不同的计算单元进行定制或IP核（Intellectual Property Core）导入也将会成为更有效的方式。综上，硬件异构作为可以灵活变更的主处理器，硬件分布作为定制的高速处理模块，异构分布将是后续计算平台硬件系统的主流。

2.2.3 计算平台硬件架构

1.异构分布硬件架构核心思想

异构：面向L3及以上等级的自动驾驶车辆，车载硬件平台需要兼容多类型多数量传感器，并具备高安全性和高性能。现有单一芯片无法满足诸多接口和算力需求，需采用异构芯片的硬件方案。异构可以体现在单板卡集成多种架构芯片，如奥迪的zFAS集成MCU、FPGA、CPU等；也可以体现在功能强大的单芯片，同时集成多个架构单元，如英伟达的Xavier集成GPU和CPU两个异构单元。

现有的车载计算平台产品如奥迪zFAS、特斯拉FSD、英伟达Xavier等硬件均主要由通用计算单元、AI计算单元、控制单元和通信单元四个部分组成，每个部分完成自己特定的功能。

分布弹性：车载计算平台当前需采用分布式硬件方案。当前汽车电子电气架构由众多单功能芯片逐渐集中于各域控制器，L3及以上等级的自动驾驶功能要求车载智能硬件计算平台具备系统冗余、平滑扩展等特点。一方面，考虑到异构架构和系统冗余，利用多板卡实现系统的解耦合备份；另一方面，采用多板卡分布扩展的方式满足L3及以上等级自动驾驶算力和接口要求。整体系统在一个自动驾驶操作系统的统一管理适配下，协同实现自动驾驶功能，通过变更硬件驱动、通信服务等进行不同芯片的适配。

车载硬件计算平台需要具有弹性扩展性以满足不同等级的自动驾驶需求。针对L3及以上等级的自动驾驶汽车，随着自动驾驶等级提升，车载硬件计算平台算力、接口等需求都会增加。除提高单芯片算力外，硬件单元也可复制堆叠，使自动驾驶操作系统弹性适配硬件单元进行平滑拓展，达到整体系统提升算力、增加接口、完善功能的目的。

2.通用计算单元

通用计算单元通常由多核CPU组成，计算单元采用车规级多核CPU芯片，单核主频高、计算能力强、延时低、数据带宽高、满足功能安全要求，装载Hypervisor、Linux等内核系统管理软硬件资源，完成任务调度、数据管理，用于执行自动驾驶相关大部分核心算法，同时整合多源数据完成路径规划、决策控制等功能。

图2-16所示为ARM Cortex-A76AE汽车增强型架构，作为ARM首款集成功能安全的自动驾驶级处理器Cortex-A76AE，该处理器有多达16个Cortex-A76内核，具备ARM v8.2微体系结构的所有功能特性，包括可靠性、可用性和可维护性，并采用了分核-锁步（Split-Lock）模式来确保可靠性。

实际上，基于Cortex-A76AE的SoC可扩展至最多64核。除了含有通用计算核外，ARM的自主计算复合体还集成了Mali-G76 GPU、ARM的ML处理器和其他必要的IP。此外，所有复合体支持ARM的内存虚拟化和保护技术，可以完美实现ML和NN加速器的运行。

根据ARM的官方表述，采用台积电7nm工艺技术制造的30W 16核Cortex-A76AE SoC具有超过250 KDMIPS的计算性能，足以满足当今应用需求。如果用户想要更高的性能，则可以构建更多内核，甚至多个SoC。

对于自动驾驶车辆而言，性能指标非常重要，现在L3级自动驾驶汽车一般可以同时运行多个程序。ARM L5级自动驾驶汽车的软件将包含10亿行代码，相比之下，用于波音787梦想飞机的软件才包含1400万行代码。

Cortex-A76AE采用了分核-锁步关键技术，该技术能让SoC开发人员采用两种模式使用内核：在分核模式下，群集中的两个（或四个）独立CPU可用于各种任务和应用程序，实现更高性能；在锁步模式下，CPU将处于锁步状态，在群集中创建一对（或两对）锁步CPU运行相同的代码，若监控到异常，会向系统报错并让故障恢复机制接管（或至少会通知驱动程序），以实现更高的汽车安全。

ARM锁步模式在某种程度上类似于惠普的NonStop容错系统，但关键区别在于ARM的解决方案完全依赖于硬件，因此可以兼容任何软件，像AutoWare、Deepscale、Linaro、Linux、QNX等软件都能获得支持。

为满足汽车安全最高等级ASIL-D应用，ARM采用了锁步群集，这对安全至关重要。相比之下，分核群集适用于信息娱乐等ASIL-B应用。鉴于ARM在硬件方面的灵活性，任何汽车制造商都可以使用分核-锁步模式来运行几乎所有软件，同时确保高性能和零差错。

3.AI计算单元

AI计算单元采用并行计算架构AI芯片，并使用多核CPU配置AI芯片和必要处理器。AI芯片可选用GPU、FPGA、DSP、ASIC等。当前完成硬件加速功能的芯片通常依赖内核系统（多用Linux）进行加速引擎及其他芯片资源的分配、调度。通过加速引擎来实现对多传感器的数据高效处理与融合，获取用于规划及决策的关键信息。AI计算单元作为参考架构中算力需求最大的部分，需要突破成本、功耗和性能的瓶颈达到产业化需求。

图2-17所示为Mobileye EyeQ4架构框图，EyeQ4芯片采用了四个CPU处理器内核，每个内核又拥有四个硬件线程，性能超过EyeQ2和EyeQ3使用的创新型向量微码六核处理器（VMP）。EyeQ4芯片还将引入新颖的加速器类别：两个多线程处理集群（MPC）内核，两个可编程宏阵列（PMA）内核。多线程处理集群内核比图像处理单元（GPU）和其他OpenCL加速器功能更丰富，而且工作效能也要高出其他中央处理器。可编程宏阵列内核的计算密集度基本接近功能固定的硬件加速器，而且其功能是传统数字信号处理器（DSP）在不牺牲可编程条件下所无法实现的。所有内核都是完全可编程的，并支持不同类型的算法。

使用合适的处理器来完成适合的任务，可以同时节约计算时间和能量，这是产品性能的重要体现。EyeQ4芯片需要满足每秒超过2.5万亿次浮点运算的超高强度要求，还要符合车用系统芯片3W左右的低能量消耗标准。提升的运算性能保证基于EyeQ4芯片的高级驾驶人辅助系统可以选用更先进的计算机视觉处理算法，如深度层次化网络和图像模型，从而实现以36帧/s的速度，同时处理8个摄像头的影像信息。

EyeQ4芯片设计参考了ISO 26262标准，将提供ASIL-B的安全等级。EyeQ4芯片需要接收来自前置三焦距摄像头、车身侧面广角摄像头、后置长距摄像头以及雷达传感器和束射激光扫描仪的信息数据，集中处理这些信息后，评定出车辆周边的安全区域，促进自动驾驶技术的实现。除了EyeQ4高性能版产品之外，Mobileye公司还计划发布EyeQ4M中级性能产品。EyeQ4M芯片由EyeQ4计算内核的部分组成，有选择性地实现一些功能。利用完整代码和引脚接口的兼容性，汽车制造厂商们可以往EyeQ4芯片添加可扩展硬件解决方案，因此降低了审定成本，并且以最具竞争力的价格，向最终用户提供更丰富的功能体验。

4.控制单元

控制单元基于传统车载MCU。控制单元加载Classic AUTOSAR平台基础软件，MCU通过通信接口与ECU相连，实现车辆动力学横纵向控制并满足功能安全ASIL-D等级要求。当前Classic AUTOSAR平台基础软件产品化较为成熟，可通过预留通信接口与自动驾驶操作系统集成。

AURIX是英飞凌推出的满足未来几代车辆的车用多核单片机系列，其多核架构包含多达3个独立的32位TriCore处理核，可满足业界最高功能安全标准ASIL-D。AURIX家族为了满足不同的应用和性能需要，同样提供了不同数量的核和不同外设，如在高端的芯片中有直接用于RDC的DSADC模块，但在低端芯片中就没有。AURIX TM系列单片机具有丰富的硬件资源接口和外设，强大的计算能力和全面的安全诊断推动着汽车电子产业的发展。

图2-18所示为英飞凌AURIX TC2xx系统功能框图，TC2xx是300MHz工作频率的三核TriCore架构，TriCore内置DSP功能，所有内核均支持浮点运算与定点运算，专用的FFT（Fast Fourier Transformation）硬件加速单元，容量高至8MB、带纠错编码（Error Correction Code, ECC）保护的闪存，384KB EEPROM（Electrically Erasable Programmable Read-Only Memory），支持125k个读写周期，容量高达728KB+2MB、带ECC保护的RAM（Random Access Memory），用于存储雷达信息和摄像头的图像信息，4个12位逐次逼近A-D转换器，100Mbit以太网，FlexRay、CAN（Controller Area Network）、CAN FD（CAN with Flexible Data-Rate）、LIN（Local Interconnect Network）、SPI（Serial Peripheral Interface），配备多个不同类型的定时器模块（GTM、CCU6、GPT12）和可编程硬件安全模块（HSM）。

5.通信单元

通信单元分为传感器数据通信、无线通信和控制系统通信三个主要通信模块。传感器数据通信模块主要用于接收海量的传感器数据，并对数据进行简单的收发串并转化，这类通信接口主要包括GMSL、车载以太网等车规级高速通信总线。无线通信模块主要用于车端平台和云端以及其他车辆进行交互，这类通信接口主要包括4G、5G、V2X。控制系统通信模块主要用于对车辆底层进行控制。

V2X是未来智能交通运输系统的关键技术。图2-19所示为V2X家族成员框图。V2X使得车与车、车与基站、基站与基站之间能够通信，从而获得实时路况、道路信息、行人信息等一系列交通信息，以提高驾驶安全性、减少拥堵、提高交通效率等。

V2N意为车与互联网的连接，是目前应用最广泛的一种连接。常见的应用方式是车机系统通过手机热点连接到互联网，从而获得实时的导航信息或者播放网络音乐。现在也有很多车机系统提供了插卡口，可以直接插入流量卡来实现与互联网的连接。

V2V意为车与车之间的连接。其目的是通过车与车之间的信息交换来实现碰撞预警和躲避拥堵等功能。例如过盘山公路的时候，有经验的驾驶人都会在入弯前按几声喇叭，以提醒盲区中的车辆注意避让。而使用了V2V技术后，驾驶人间的交流可以不用靠喇叭了，而且类似速度、方向等信息都可以互相传递。

V2I意为车与基础设施之间的连接。基础设施包括交通信号灯、指示牌甚至是路障。这种连接似乎对驾驶人而言是比较没有价值的功能，但是在自动驾驶领域，V2I的作用还是非常明显的，其重要性在于车自身就能发现前面有障碍物。

V2P意为车与行人之间的连接。这项技术的主要目的类似于V2V，通过信息的交互来预防碰撞。但是与V2V相比，V2P更难实现的地方在于，不是每个人出门都会带着能够与车辆通信的电子设备。

2.2.4 计算平台硬件系统主流解决方案

1.特斯拉FSD

长期以来，特斯拉的自动驾驶方案一直是基于NVIDIA Tegra/DGX硬件平台，不过2019年6月，特斯拉突然抛出重磅炸弹，发布了自主研发设计的芯片——特斯拉FSD。特斯拉FSD是一款FPGA芯片，采用三星14nm FinFET工艺制造，核心面积为260mm ² ，集成了60亿个晶体管和2.5亿个逻辑门，32MB SRAM缓存，96×96乘加阵列。每个处理器内部有多达12个ARM A72 CPU核心，主频2.2GHz。GPU部分未公布具体型号，频率为1GHz，支持FP16、FP32浮点运算，性能600GFlops。此外还有专门独立的安全模块，只运行加密的特斯拉软件。

图2-20所示为特斯拉FSD自动驾驶主板，一块典型的自动驾驶电路板会集成两个特斯拉FSD芯片，执行双神经网络处理器冗余模式，两个处理器相互独立，即便一个出现问题，另一个也能照常运行。整块主板最明显的部分就是两个银色处理器，其不是为了增强性能，而是为了图像处理的安全性和准确性。特斯拉FSD实际上只允许一个处理器工作，另一个是为了冗余和相互对照处理结果。

处理器封装的左下角是用于储存操作系统的闪存颗粒，考虑到这是一个承载着深度学习模型的、可升级到自动驾驶能力的硬件，闪存颗粒的容量应该不会小。处理器封装的两旁是各自4片、一共8片的LPDDR4运行内存颗粒。虽然FSD硬件采用三星的14nm工艺制造，但是运行内存颗粒上面很明显地打着镁光的LOGO。采用镁光内存颗粒的原因可能是镁光颗粒的频率相对更高，而三星颗粒的频率更低一点。LPDDR4是一种运行内存规范，是DDR4规范的分支，主要应用于功耗更低的移动设备，如手机等。LPDDR4的速度比DDR4略慢，但还是比硬件2.X的DDR3运行内存速度快很多。

在FSD封装里面包含三种不同的处理单元：负责图形处理的GPU、负责深度学习和预测的神经处理单元NPU、负责通用数据处理的中央处理器CPU。特斯拉官方表示，图像数据处理的流程首先从摄像头的高速数据传输开始——高速指的是25亿像素/s，大概是往21块1080P的全高清屏幕塞60帧画面的程度。这个数据传输速度比特斯拉车型现有的8颗摄像头可以产生的数据量多了不止一个维度。如此高的传输速度现在还用不上，因为FSD芯片内置的图像处理器ISP最高只能处理10亿像素的数据量，也就是8块1080P屏幕60帧/s的程度，这已经追上现在世界上最快的消费级图像传输标准DisplayPort 1.4了，而车载芯片传统上是要落后消费级起码一个时代的。图像处理器ISP的作用主要是将摄像头产生的原始RGB三原色数据转化成复杂的图像信息，这些信息的下一站是神经处理单元（NPU），NPU会根据深度学习模型对图像数据做出处理，但在此之前，这些数据将会存储在SRAM内。

SRAM一般被应用在处理芯片的1～3级缓存上，可以简单地将它理解为比运行内存速度快很多，同时成本也高很多的存储芯片。有多快？特斯拉芯片总工程师Pete Bannon表示，处理全自动驾驶的缓存带宽至少要达到1TB/s，而FSD芯片的SRAM实际上能提供2TB/s的带宽。

NPU是FSD芯片里面的真正大杀器。但总有一些其他方面的数据处理是NPU无法完成的，这时候就需要CPU和GPU共同参与。

FSD芯片内置了主频为1GHz的GPU，拥有600TOPS的运算能力。特斯拉的表述是GPU主要负责一些后处理的任务，如描绘人类能看得懂的界面和图形，也就是说2.X时代特斯拉自动驾驶硬件的AB面设计将会大概率被取消。总的来说，按照特斯拉在发布会上对GPU的描述，以后的FSD芯片里面，GPU的地位将会被继续削弱。特斯拉的FSD芯片非常复杂，本应该是主处理器的CPU，在FSD体系下都沦为了协处理器。特斯拉成功打造了一套在自动驾驶场景下非常高效的硬件，但在完成其他驾驶相关任务的时候却未必。

2.英伟达PX Pegasus

2015年，英伟达推出了自动驾驶汽车的原始构架。这个名为Drive PX的超级计算机平台，可以处理来自汽车摄像头和传感器的所有数据。该平台使用基于人工智能算法的操作系统以及基于云的高清3D地图，可以帮助汽车感知周围的环境和位置信息，并预测驾驶时潜在的危险。该系统的软件更新类似于智能手机的操作系统升级，都可以在云端完成，从而让汽车在短时间内变得更加智能。

2016年，英伟达推出了新一代系统Drive PX 2，旨在推动加速自动驾驶汽车的部署。同年，英伟达推出了一款完整的系统芯片处理器Xavier，它实际上充当了自动驾驶汽车AI大脑的角色。英伟达表示，Pegasus包含了两个Xavier单元，以及两个独立的下一代GPU。

图2-21所示为NVIDIA Drive PX Pegasus，它搭载了NVIDIA两款最新的Xavier系统级芯片处理器，包括基于NVIDIA Volta架构的嵌入式GPU，具备两个新一代独立GPU以及为加快深度学习和计算机视觉算法而创造的硬件。该系统将通过一个车牌大小的计算机，为完全自动驾驶汽车提供强大的计算能力，大幅降低能耗和成本。Pegasus平台也是依据业界最高安全级别ASIL-D认证要求而设计的，配备汽车输入/输出，包括CAN、FlexRay、用于摄像机、雷达、激光雷达和超声波的16个专用高速传感器输入以及多个10Gbit以太网络连接器。其组合内存带宽超过1 TB/s。

作为全球首个自动驾驶处理器，Xavier包含512 CUDA核的Volta GPU，8核心的NVIDIA定制ARM64 CPU以及新的计算机视觉加速器。该处理器提供20 TOPS的高性能，而功耗仅为20W。也就是说，其能量效率达到了1TOPS/W。相比之下，ST最顶尖的深度学习专用ASIC也仅仅实现了2.9TOPS/W。ST的深度学习加速器是专为深度学习开发的，一般而言只能做深度学习计算；而Xavier是一款通用的计算平台，1TOPS/W的性能除了可以做深度学习外还可以做其他计算，因此通用性远好于ASIC。充当自动驾驶汽车大脑的Xavier在设计上符合ISO 26262《道路车辆功能安全》等汽车标准的规定。单个Xavier人工智能处理器包含70亿个晶体管，采用最前沿的16nm FinFET加工技术进行制造，能够取代目前配置了两个移动SoC和两个独立GPU的Drive PX 2，而功耗仅仅是它的一小部分。Xavier的GMSL（千兆多媒体串行链路）高速IO将其与迄今为止最大阵列的激光雷达、雷达和摄像头传感器连接起来。

该系统级芯片内置六种处理器：ISP（图像信号处理器）、VPU（视频处理单元）、PVA（可编程视觉加速器）、DLA（深度学习加速器）、CUDA GPU和CPU，每秒可进行近40万亿次运算，仅深度学习就高达30万亿次。这一处理水平比上一代Drive PX 2参考设计要强大10倍。

为什么NVIDIA会在这个复杂的芯片上放这么多不同类型的处理器和加速器呢？因为目前自动驾驶所需的软件和数据集仍在开发中，基于Xavier, NVIDIA已经建立了一个通用的和可扩展的架构，以适应快速发展的市场。

3.奥迪zFAS

图2-22所示为奥迪zFAS自动驾驶计算平台。zFAS有4个核心元件，包括Mobileye的EyeQ3，负责交通信号识别、行人检测、碰撞报警、光线探测和车道线识别；英伟达的TK1，负责驾驶人状态检测和360°全景检测；英特尔（Altera）的Cyclone V，负责目标识别融合、地图融合、自动泊车、预制动、激光雷达传感器数据处理；英飞凌的Aurix TC297T，负责监测系统运行状态，使整个系统达到ASIL-D的标准，同时还负责矩阵大灯。

Altera SoC使用宽带干线互联，HPS和FPGA架构之间的大吞吐量数据通路实现了双芯片解决方案无法提供的互联性能。架构的紧密集成支持100Gbit/s的峰值带宽，实现了数据的一致性。处理器和FPGA之间没有了外部I/O通路，大幅度降低了系统功耗。在FPGA架构中集成了基于ARM的硬核处理器系统，包括处理器、外设和存储器接口。它同时实现了硬核的性能和低功耗特性，以及可编程逻辑的灵活性。FPGA支持的总线并非普通意义的以太网或者说车载以太网，而是由瑞萨、TTTech主导的deterministic以太网（又称实时以太网或时间触发以太网），也就是下一代车载总线网络标准TSN的雏形。TSN源自航空业的需求，由AFDX升级而来，随着无人驾驶的来临，汽车工业对车内总线的需求变得与飞机越来越接近，要求高度可靠，能够容忍系统延迟、抖动、容错。1Gbit/s的带宽，可以容纳数百甚至上千个传感器。TTTech最早主要为飞机开发电子架构系统，进而延伸至汽车领域。zFAS中的deterministic以太网包含了三种标准，即SAE AS6802，也就是TSN的雏形，用在大型飞机上，还有传统的IEEE802.3标准和IEEE802.1QAVB标准，兼顾了高可靠性与低成本。

TK1包括NVIDIA Kepler GPU、192个CUDA核心、NVIDIA 4-Plus-1四核ARM Cortex-A15 CPU。在CUDA的帮助下，TK1 GPU可以像PC平台那样用通用计算能力来执行各种多样化的任务或者实现丰富的基于计算的功能，这其中就包括了车辆自动驾驶及驾驶人辅助系统所需要的图像比对及处理能力。因此在基于TK1的zFAS中，系统可以将绝大部分传感器收集到的信息图形化，然后交给TK1来完成图像的比对及分析处理，用画面中透露的信息与预设好的规则进行对比，然后再根据对比的结果做出决策。得益于改进自Kepler GPU架构这一要素，TK1天生就具备了强大的并行处理能力，这种源自GPU通用计算的并行处理能力给了TK1同时处理多个复杂任务的并行度和总处理能力。通过不断深入的优化，基于TK1的zFAS从最初的高速赛道行驶到高速公路长途转场，再进化到今天的通过实际城市道路通勤时段，其强大的并行处理能力已经让车辆自动驾驶技术发展到了接近成熟量产的关键节点。zFAS系统能够走到今天，来自桌面GPU架构的设计是功不可没的。

TC297包括三个独立的TriCore 32位内核，一个主核，两个校验核，三个即可工作在Lockstep状态。Lockstep是在计算机和云计算领域大量使用的技术，简单地说，Lockstep技术使用相同的、冗余的硬件组件在同一时间内处理相同的指令。Lockstep技术可以保持多个CPU、内存精确地同步，在正确的相同时钟周期内执行相同的指令。该技术保证能够发现任何错误，即使短暂的错误，系统也能在不间断处理和不损失数据的情况下恢复正常运行。 DBcFjEqptBhHoENSA1YCvvN4SAwKAF55/+4uvLEMyPONOVeAIoTlXgp00FmA4ApG