2.1 ADC发展趋势

随着数字电路技术的高速发展，数字电路领域存储和处理了越来越多的数字信息，而将自然界中的模拟信号转换为数字信号的需求，推动了ADC的发展。

纯模拟电路可以以低成本和固定的方式进行大量的信号处理。例如，模拟电路对于诸如滤波和放大之类的简单功能已经足够了。随着先进电子系统的复杂度的提高，用纯模拟解决方案实施信号处理变得太昂贵，甚至不可行。数字信号处理（DSP）提供了对这些必需功能的关键扩展，因为DSP提供了完善的存储功能、无限制的信噪比，以及执行复杂算法的选项，从而可以利用DSP前所未有的计算能力来实现新功能。为了利用这种功能，必须在信号处理链的前端，将模拟信号转换为数字信号，从而使模/数转换器成为关键的模块。在很多情况下，当代数字系统的性能由数据转换器的质量和速度决定。

互补金属氧化物半导体（CMOS）技术的连续按比例缩小极大地提高了速度、功率效率和电子系统的集成度。摩尔定律在过去几十年里能很好地预测集成电路在规模和等级上的发展，但最近几年集成电路的扩展速度开始放缓。系统性能的扩展改进已经推动了相应数据转换器的改进需求。一个趋势是继续开发高性能数据转换器，同时降低ADC功耗；另一个趋势是将模/数转换转移到“上游”，以允许在数字域中进行更多的信号处理，充分利用数字域的优势并消除不必要的干扰和噪声。

ADC应用的数量在增加，同时ADC应用范围越来越广泛，包括工业过程控制、通信基础设施、汽车控制器、音频/视频功能和医疗设备等。在这些应用中，将数据转移到上游通常需要更高的采样频率和分辨率。对于高性能应用，如无线通信设备、程控无线电台和毫米波图像系统等，将ADC移至上游将需要12位或更高的分辨率，采样频率需要几十兆赫兹（MHz），并要求稳定地朝着几百兆赫兹甚至吉赫兹（GHz）范围内发展。此外，便携式/电池供电电子产品的日益普及要求ADC设计需要更低的功率。这给在同一设计中实现高性能、高分辨率和低功耗带来了很多挑战，特别是对深度按比例缩小的CMOS技术。

2.1.1 技术按比例缩小带来的挑战

从改善集成度和单位增益频率 f _T 的角度看，技术按比例缩小有益于数字集成电路，但按比例缩小不一定同样有益于模拟电路（如运算放大器）。随着特征尺寸的缩小，电压空间（ V _DD ）、晶体管的固有增益（ g _m r _o ）和栅氧化层厚度（ t _OX ）均规模化减小。尽管有速度方面的好处，但这些因素使模拟电路设计变得极为困难。

按比例缩小可降低电源电压并减小关键模拟模块的可用信号电压范围，但不幸的是，它不会降低噪声水平，并且为防止断态电流过度增加，阈值电压变化与电源电压变化不成比例。这些进一步加剧了由电源电压减小引起的困难。例如，当电源电压从1.8V降低到0.9V时，SNR自动降低6dB。为了保持相同的SNR，噪声功率需要减小为原来的1/4。由于噪声功率与 kT / C 成正比，因此为了达到这样的噪声水平，电容器的尺寸必须增加为原来的4倍。如果将系统设计为具有一定的 g _m / C 带宽，电容的增加需要与跨导 g _m 的增加相适应，这将导致对于原设计需要2倍功耗来维持相同带宽。

由于有限的电压空间，使用共源共栅技术来提高运算放大器的直流增益也变得越来越不切实际。为了增加DC增益，设计人员已采用增益增强型共源共栅或多级设计。尽管这些技术可以提供足够的DC增益，但会在低频引入多个极点，这给设计闭环稳定系统带来了挑战。

器件参数变化是另一个重要影响因素。这种变化主要体现在阈值电压 V _TH 的变化上，如式（2-1）和式（2-2）所示。

这些方程式表明，阈值电压取决于掺杂浓度（ N _A ）、平带电压（ V _FB ）和栅氧化层厚度（ t _OX ）。式（2-1）和式（2-2）中， ϕ _B 为器件的费米值， k 为玻尔兹曼常数， T 为温度， q 为电子电荷量， n _i 为本征载流子浓度， C _OX 为单位面积的栅氧化层电容， t _OX 为栅氧化层厚度， ε _OX 为栅氧化物的介电常数， V _SB 为器件的源体电压（源极电位减去体极电位）， ε _S 为硅的介电常数。掺杂浓度尤其受离子注入和热退火步骤产生的随机掺杂物波动的影响。这使得很难开发出减少阈值电压变化的技术，并且阈值电压的这种变化使深度按比例缩小器件的匹配变得困难。器件参数变化导致模拟电路中出现随机偏差，这会限制可实现的性能。其他短沟道效应，例如漏极引起的势垒降低（Drain Induced Barrier Lowering，DIBL）、栅极电流泄漏、速度饱和以及寄生源极/漏极电阻，也需要模拟电路设计者去关注。ADC设计者需要利用数字集成电路按比例缩小的优势，并充分考虑上述模拟电路的限制进行设计。

2.1.2 ADC体系结构概述

图2-1所示为1997—2012年间在集成电路设计领域的关键技术会议——国际固态电路会议（International Solid-State Circuits Conference，ISSCC）和超大规模集成电路国际研讨会（Symposium on Very-Large-Scale-Integrated Technology and Circuits，VLSI）上发布的ADC的分辨率和采样频率的关系图。图2-1显示了采样频率增加的同时，分辨率降低的趋势。在经典架构中，Δ-∑ ADC在高分辨率和低采样频率范围内占主导地位，闪存ADC和折叠ADC的采样频率最高，但分辨率最低，逐次逼近寄存器（SAR）ADC用于中低速和中高分辨率应用，而流水线ADC和分段式ADC则用于需要中高速和中高分辨率的应用。

闪存拓扑及其折叠和插值变体已成为高速和低分辨率应用的选择，能够实现最高的数据吞吐量，但是由于高度并行的特点而存在许多缺陷。由于比较器的数量随分辨率呈指数增长，因此，这些ADC需要更多的功率和面积才能获得8位以上的分辨率。大量的比较器还会引起其他问题，例如较大的输入负载和反冲噪声：较大的输入负载会限制ADC的速度，反冲噪声会影响基准电压源或模拟输入的精度。这种困难促使我们使用其他ADC架构。

Δ-∑ ADC传统上用于高分辨率、低带宽数字音频应用，其带宽通常在千赫兹范围内，分辨率可以高达18位。最近，研究工作展示了经过速度提升的ADC，可以达到几兆赫兹的采样频率。Δ-∑ ADC以一定的速度代价来追求分辨率，并且对输入的采样要比奈奎斯特速率快许多倍，以便进行噪声整形。由于内部电路的运行速度必须比采样频率快得多，因此与奈奎斯特速率ADC相比，Δ-∑ADC功耗可能要高得多。数字抽取滤波器的设计也可能具有挑战性。

传统上，流水线ADC用于中高速和中高分辨率应用。流水线ADC的优点之一是硬件要求随位数的增长而线性增加。通过添加另一个流水线级，我们可以通过该额外级的分辨率来提高整个流水线ADC的分辨率。并行性以额外的功耗和延迟为代价实现了高吞吐量。例如，6级流水线ADC在模拟输入和数字输出之间的延迟至少为6个时钟周期。在流水线操作的核心，它依靠运算放大器将上一阶段的余量乘以下一阶段的余量。运算放大器必须设计为具有高增益/带宽，以实现所需的性能。但是，在深度按比例缩小的CMOS技术中，在有限的供电电压空间中保持闭环稳定时，很难实现这样的增益。最近的研究表明，使用开环比较器或过零检测器代替运算放大器，可以缓解因按比例缩小而引起的问题。

McCreary等人于1975年引入了电容器阵列SAR ADC，这种架构已广泛用于中速应用。传统的SAR ADC包括驱动比较器的数/模转换器（DAC）。然后，比较器输出由数字控制逻辑处理，该逻辑又将控制信号反馈到DAC。该反馈逻辑正在执行二进制搜索以找到正确的数字输出位，以最小化DAC输出电压与模拟输入之间的差异。DAC通常由二进制加权电容器组成，该电容器也用作输入采样电容器。子DAC可用于避免大电容值并实现高分辨率。该架构具有很高的能源效率，因为除比较器外，其余模块仅消耗动态功率。SAR体系结构的一个缺点是，它需要多个时钟周期（通常与位数相同）来生成输出。过去，SAR体系结构很难以超过5MHz的采样频率运行。数字按比例缩小有助于提高CMOS技术的速度，现在使SAR成为高速应用的可行选择。此外，由于SAR ADC具有很高比例的数字部分组成，因此影响其他架构的按比例缩小问题在SAR ADC这里并不存在。

2.1.3 ADC趋势

广泛采用的品质因数（Figure of Merit，FoM）也称Walden品质因数（为了和其他品质因数区别，下面称之为FoM ₁ ），其中包含分辨率、速度和功耗，它可以为能源效率比较提供一个平台，如下所示：

式中， P 为总功耗；ENOB为有效位数，ENOB的计算见式（1-4）； f _sig 为信号的输入频率。FoM ₁ 旨在提供执行一个转换步骤需要多少能量的度量，以每个转换步骤的皮焦耳（pJ）数表示。该FoM ₁ 的定义主要基于对学术出版物或商业ADC中的大量ADC进行调查后的经验数据，该指标是在功率趋于随输入频率和SNDR线性缩放的前提下创建的。SNDR为使用正弦输入时，测量得到的信噪比（dB）。SNDR与输入信号频率有关，使设计人员可以比较在不同条件下运行的ADC之间的能量效率。但是，该度量标准具有很大的局限性。在精度为10位或更高的ADC中，分辨率主要受 形式的热噪声限制。为了将分辨率提高1位（或将SNR提高6dB）， C 必须增加为4倍。如果工作频率保持恒定，则功耗必须增加为4倍，才能将分辨率提高为2倍。这意味着将分辨率提高1位会自动使FoM ₁ 增大为2倍。

为了解决由热噪声引起的这些限制，式（2-4）提出了改进的FoM（为了和其他品质因数区别，下面称之为FoM ₂ ）定义：

式中，SNTR（Signal Noise Thermal Ratio）是热信噪比。在没有失真和量化噪声的情况下，SNTR=2 ^ENOB 。由于ADC的采样热噪声为 形式，因此SNTR ² 与 C 成正比。换言之，在固定采样频率下，功率增加与SNTR ² 增加的要求相同，从而使整体FoM ₂ 保持恒定。这使得FoM ₂ 更适合受热噪声限制的比较型高精度ADC。

品质因数的另一个变体叫作Schreier FoM，下面称之为FoM ₃ 。它是FoM ₂ 的倒数，其单位为dB。在相同频率下，性能更高的ADC，用FoM ₃ 表示值更大。

FoM ₃ 与工艺节点和年份的对照如图2-2和图2-3所示，来源于1997—2012年在ISSCC和VLSI上发表的最先进ADC文章。它显示出总体增长趋势，由图可见，FoM ₃ 平均每年增加1.3dB。集成电路按比例缩小的趋势，使模拟电路的设计更具挑战性。FoM ₃ 值的提高可以部分归因于ADC体系结构中数字技术的使用和发明。

图2-4和图2-5分别显示了FoM ₁ 与采样频率和分辨率的关系。最好的ADC可以实现的品质因数为每个转换步骤需要数十飞焦耳；但是，这些ADC的分辨率往往低于10位，采样频率低于每秒几MSPS。就能量效率而言，图2-4显示出10kSPS～1GSPS之间的所有采样频率，SAR体系结构具有优于所有其他体系结构的品质因数。当采样频率增大时，变得难以获得与较低频率设计相同的能量效率。这些所谓的“高速ADC”更加依赖底层晶体管的速度能力。为了以更快的速度运行，ADC需要消耗额外的功率。

在分辨率方面，图2-5显示了另一个有趣的趋势。转换器6～10位的ENOB能够达到最佳的FoM ₁ 。该窗口是实现节能设计的“最好点”，我们将其称为节能窗口（EEW）。EEW特别适用于对电池敏感的便携式设备的设计。对于低于6位的分辨率，该设计通常针对超高速ADC，因为如前所述，由于受技术限制，很难提高能量效率。对于超过10位ENOB的分辨率，热噪声会使FoM ₁ 降低。因为设计受噪声限制，需要各种过采样技术来降低频带内的有效热噪声。由于过采样率高，通常很难以节能的方式实施这些技术。如图2-5所示，在EEW中，SAR架构比其他架构拥有更好的能源效率。

根据图2-4重新绘制图2-6中的FoM ₃ ，这是比较高精度ADC的更理想的品质因数。对于小于约30MHz的频率，性能最高的ADC聚集在Schreier和Temes所称的“架构前沿”之下。这些ADC具有低输入带宽，但分辨率较高。性能通常受噪声限制，FoM ₃ 受架构的能源效率限制，而不受工艺技术限制。图2-6中的斜线称为“技术前沿”。聚集在这条线附近的ADC通常具有较高的速度和中等分辨率。这些ADC依赖于工艺技术来提高速度，并且经常使用能量效率较低的架构来实现更高的速度。在图2-6中标记的“FoM ₃ 角”表示“架构前沿”与“技术前沿”之间的交集。

在ISSCC和VLSI上发布的最新ADC的每奈奎斯特能量与SNDR的关系如图2-7所示。图中， P 为ADC功耗， f _S 为采样频率（一般为奈奎斯特采样频率）。转换能量是一种衡量ADC性能的品质因数，它表征了每完成一次转换需要消耗的能量。对于相同采样频率的ADC，功耗越低，性能越好；或者，对于相同功耗的ADC，采样频率越高，性能越好。FoM ₁ 和FoM ₃ 都绘制在图2-7上。我们可以看到，大多数ADC都在FoM ₃ =170dB这条线的左侧运行，这条线代表了前面描述的“架构前沿”。关于FoM ₁ ，最近的ADC都在朝着每个转换步骤接近几十飞焦耳的FoM迈进。本书设计的ADC具有更好SNDR和更低的功耗。为了在ENOB上达到10位以上的竞争性能源效率，可以选择探索SAR架构，因为它具有高能源效率、小的特征尺寸和良好的数字兼容性。SAR ADC无须精密的模拟电路（比较器除外），按比例缩小在技术上可以很容易实现，因为与基于运算放大器的架构（例如流水线ADC）相比，它们不受降级的固有增益和电压空间的影响。它们可以在深度按比例缩小的CMOS工艺中更好地利用速度和能量效率方面的优势。

尽管在能量效率方面SAR架构具有优势，但在SAR体系结构中仍有一些需要解决的限制问题，以使能量效率达到低于FoM=50fJ/conv.step的水平，并且在分辨率超过10位ENOB时性能要超过10MSPS。关键的线性度和速度限制因素是电容器不匹配，以及DAC/基准电压在电路转化过程中，在规定时间内重新建立的精度达不到要求。不幸的是，这两个问题都不会随着技术的发展而减小，会严重限制设计。新的精密技术对于SAR体系结构克服这些障碍至关重要。

先前的精密技术包括修整和校准。后期制作通常需要激光微调以实现更高的分辨率。例如，ADI公司的AD574使用激光微调薄膜电阻来实现所需的准确性和线性。该过程额外增加了制造工艺的成本和复杂性。由于修整过程是在制造过程中完成的，因此修整后的参数中的任何后续漂移均无法校正。例如，封装期间的应力、温度变化、老化等都可能会改变修整后的参数，并且在将芯片交付给客户之后，通常无法进行重新修整。

为解决这个问题，研究人员开发了高匹配设计技术，它采用了诸如同心版图、伪器件插入和大器件尺寸之类的技术。这些技术在一定程度上有助于提高匹配度，但不足以达到高精度设计目标。另一类精密设计技术使用数字后处理，以数字方式纠正模拟问题。由于ADC通常与数字信号处理器集成，使得数字校准电路易于集成到整个电路系统中。

数字校准有两种类型：前端校准和后端校准。前端校准依赖于对输入校准信号的先验知识。它根据模拟量输入和观测数字量输出之间的差异来相应地检测和校正转换错误。与前端校准相关的一个问题是，为了在输入端施加激励，它必须中断正常的模/数转换操作。

后端校准对于常规ADC操作是透明的。它分析了输入和输出关系的特性，并基于其特定的系统架构，校准引擎可以针对正确的参数进行优化。通常，后端校准需要额外的检测电路或测试输入信号，并根据检测电路的输出信号与基准信号的比较判断其出现的误差并进行校正。 yJCmdQErpwr+DX51jqTbYxx8B5SGAMT35ebE3RI4nfMgQMrauyT7pdE3cRYtg/1r