1.3 ADC基本架构与原理

ADC实现模拟量到数字量的转换，其架构多样，各有特点。通常的ADC包含采样保持（Sample-and-Hold，S&H）模块、比较基准生成模块与比较器模块。根据采样频率与信号频率的关系，ADC可以分为奈奎斯特（Nyquist）ADC和过采样（Oversampling）ADC。奈奎斯特ADC的特点是一个采样周期对应一个输出，其输入信号的带宽理论上可以达到采样频率的一半；过采样ADC的特点是多个采样周期对应一个输出，其输入信号的带宽远小于采样频率的一半。下面介绍各种架构ADC的原理，并对各种架构ADC进行比较。

1.3.1 闪存（Flash）ADC

闪存（Flash）ADC是最简单直接的ADC。图1-6是典型的Flash ADC架构图。由此可见：一个 N 位Flash ADC通过S&H模块采样输入电压 V _IN ；2 ^N 个电阻用于产生2 ^N -1个转换电平；通过2 ^N -1个比较器将采样获得的信号与电阻串分压得到的基准电压进行比较，以判断输入电压所对应的数字量；比较器输出的是2 ^N -1位的热编码，需要解码器将其转换成 N 位二进制编码，以减小接口的位宽。

Flash ADC只需要一个时钟就可以完成模/数转换，速度非常快，延时相对较小。但是，Flash ADC的硬件开销比较大，比较器、电阻个数等与精度呈指数关系。随着精度增大，比较器数量增多。对于S&H模块而言，负载重，难以驱动。基准电压通过电阻串分压具有直流功耗。电阻绝对值须足够小，以保证采样带宽足够大。此外，在比较器跳变后，小电阻能够足够快地将回踢噪声（Kickback Noise）消除。比较器的失调电压会直接造成ADC的误差，甚至可能造成传输曲线的不单调。Flash ADC一般用于速度较快、精度较低的场合。

1.3.2 积分（Integrating）ADC

积分（Integrating）ADC分为单斜坡（Single-slope，SS）ADC以及衍生的双斜坡（Dual-slope，DS）ADC。积分ADC通过测量采样得到的输入信号积分至一定值所需要的时间来确定待转换的模拟输入的大小。

图1-7是SS ADC的架构图与时序图。SS ADC由S&H模块、比较器、数字逻辑电路、积分器和计数器构成。采样电路以 f _S 的频率进行采样，得到 V _S 电压；积分器从零开始，以 I / C 的斜率对电压 V _X 进行积分；数字逻辑电路监测比较器输出 V _Y 。如果 V _X 还没达到 V _S ， V _Y 保持为高。在此期间，每经过一个周期1/ f _clk （ f _clk 是数字逻辑模块时钟的频率），计数器值加1。直到 V _X 超过 V _S ， V _Y 变为低，计数器停止计数。计数器输出的 D _OUT 即为模/数转换结果。

N 位的SS ADC进行一次模/数转换需要2 ^N / f _clk 的时间，因此速度较慢。因为需要极高的频率 f _clk ，所以SS ADC不适合高速应用。但是，SS ADC可以实现很高精度的转换，积分可以保证单调性。SS ADC结构简单、精度高。

SS ADC的输出 D _OUT = f _clk CV _S / I ，其值与 I 和 C 的绝对值相关。随着工艺、温度和电压的变化， D _OUT 值是会变化的。为了克服这个问题，提出了如图1-8所示的DS ADC。DS ADC的构成与SS ADC基本相似。不同的是积分器不再积分一个固定的电流源，而是分别对采样电压 V _S 和基准电压 -V _R 进行积分。首先在固定 T _R 时间内对 V _X 以斜率 V _S /（ RC ）进行积分，而后对 V _X 以斜率 -V _R /（ RC ）进行积分，直到 V _X 计数器值回到零。DS ADC的输出 D _OUT = V _S T _R f _clk / V _R ，其值与 RC 的绝对值无关，只与 V _R 、 T _R 、 f _clk 相关。这些量基本不受工艺、温度和电压变化的影响。因此，DS ADC的性能具有很高的稳定性。

1.3.3 循环（Cyclic）ADC

循环（Cyclic）ADC也称算法（Algorithmic）ADC，其基本架构如图1-9所示。典型循环ADC由S&H模块、比较器、1位DAC、放大器及数字逻辑电路组成。循环ADC首先进行采样，开关连接到 V _IN ，采样得到 V _X 。而后 V _X 与 V _FS /2进行比较，判断 V _X 是处于0～ V _FS /2还是处于 V _FS /2～ V _FS 。将比较得到的结果通过1位DAC转换成模拟电压，再与 V _X 相减得到余量信号 V _Res ， V _Res 总是小于 V _FS /2。 V _Res 与 V _X 的关系如下：

将 V _Res 放大为2倍，得到 V _O ，使得 V _O 处于0～ V _FS 范围。之后开关连接到 V _O ，进行类似操作，以判断 V _O 是处于0～ V _FS /2还是处于 V _FS /2～ V _FS 。如此循环 N 次，并一直保持开关连接到 V _O 直至下次采样，便可以得到 N 位的模/数转换结果。图1-10为典型的循环ADC依次转换过程中 V _X 的波形图。

循环ADC通过循环复用相同的模块实现多位的模/数转换，所需要的面积相对较小，可以实现中等速度与精度的应用。理想情况下，比较器、基准电压与2倍放大器需要匹配，不然会造成误差。比如，当放大器增益大于2时， V _Res 就可能超过量程，ADC在循环过程中饱和。因此，需要引入如1.5位ADC等一定的校正机制来应对这种情况。此外，循环ADC需要用到放大器。在深亚微米工艺下，实现精准的放大器相对比较困难。

1.3.4 逐次逼近（SAR）ADC

循环ADC中每次循环得到的余量 V _Res 都会被放大，以保证可以充分利用量程 V _FS ，利用 V _FS /2进行判断。这样对于第 i 次循环比较，就等效于输入信号被放大2 ⁱ 倍后再与 V _FS 进行比较。循环ADC的特点是循环次数越高，输入等效放大倍数越大，对于噪声等非理想因素越不敏感。如果不考虑等效放大的效果，也可以考虑通过基准电压按照2的倍数缩小后再与 V _Res 进行比较得到每位数字量。这就是逐次逼近（SAR）ADC。

图1-11是典型的SAR ADC架构图。SAR ADC由S&H模块、比较器、SAR逻辑电路和DAC组成。图1-12是SAR ADC的典型波形图。首先，S&H模块采样 V _IN 得到 V _S 。而后设置 V _DAC = V _FS /2，与 V _S 比较得到最高位。如果 V _S ＞ V _DAC ，最高位为“1”，保持 V _DAC = V _FS /2；如果 V _S ＜ V _DAC ，最高位为“0”， V _DAC 值返回到“0”。之后再在 V _DAC 值基础之上增加 V _FS /4，判断 V _S 与 V _DAC 大小得到次高位。如果 V _S ＞ V _DAC ，次高位为“1”，保持 V _DAC 值增加 V _FS /4；如果 V _S ＜ V _DAC ，次高位为“0”， V _DAC 值保持原值不增加。用同样的逻辑设置逐位 V _DAC 值并判断输出数字量。SAR ADC每比较一个值，首先需要预测 V _DAC 值，预测值按照1/2的比例缩小。根据每一次比较结果判定预测值是否接近 V _S 。如果接近，就保持；如果不接近，就返回原值。一个 N 位的SAR ADC需要进行 N 次比较，也就是 N 次反馈循环。

SAR ADC的硬件设计难度相对较小，并且不需要循环ADC中所采用的放大器。如果采用电容阵列实现，所有的模块都可以设计为动态模块，功耗非常小。因此，SAR ADC十分适合在深亚微米工艺下实现。SAR ADC中DAC误差直接影响整体ADC的误差。如果不采用一定的方法实现高精度DAC，SAR ADC的精度一般在10位左右。SAR ADC在低功耗、中等精度与中等速度需求条件下十分具有优势。

1.3.5 德尔塔-西格玛（Delta-Sigma，Δ-Σ）ADC

以上分析的各种ADC都属于奈奎斯特ADC，与之相对的是过采样ADC。过采样ADC的采样频率 f _S 远大于信号带宽，而量化噪声均匀分布在0.5 f _S 带宽内，因此过采样可以减少信号带宽内的量化噪声。将0.5 f _S 与信号带宽的比值定义为过采样率（Oversampling Ratio，OSR）。Δ-∑ ADC是一种过采样ADC。由于噪声整形（Noise Shaping）的特点，Δ-∑ADC适合极高精度应用场合，但是速度相对较慢。

图1-13是典型一阶Δ-∑ ADC的架构图和信号流图。图1-13（a）中Δ-∑ADC包括S&H模块、环路滤波器、低精度ADC和DAC及采样滤波器。图1-13（b）将图1-13（a）中各模块进行模型化。首先S&H模块是输入信号与狄拉克冲激序列的乘积，用于表示采样过程；ADC建模成量化噪声 V _Q ，通过加法器与输入模拟量相加得到相应的数字输出；DAC是增益为1的理想放大器，不在图1-13（b）中表示；采样滤波器是低通滤波器，将数字高频分量滤除后进行采样得到数字输出。采样信号 V _S 到 D _Y 的传递函数称为信号传递函数（Signal Transfer Function，STF）；量化噪声 V _Q 到 D _Y 的传递函数称为噪声传递函数（Noise Transfer Function，NTF）。对于一阶Δ-∑ADC而言，STF=1，NTF=1 -z ^-1 。STF对信号没有影响，而NTF是高通滤波器且直流增益为零。由于Δ-∑ ADC为过采样ADC，采样频率远高于信号带宽，因此结合高通NTF可以将信号带宽内的量化噪声衰减以提高精度。

图1-14是一阶Δ-∑ ADC典型的输出频谱图。可以从图1-14看出，噪声呈现高通特性，在信号带宽以内的噪声分量很小。通过后续的采样滤波器滤除信号带宽外的噪声，可以由低精度ADC和DAC结合反馈实现一个高精度的ADC。

由于Δ-∑ ADC的过采样特性，信号的带宽比较小。如果想要提高Δ-∑ ADC的精度，可以提高内部ADC和DAC分辨率、NTF的阶数或者过采样率。内部ADC和DAC分辨率提高直接减小 V _Q 。但是DAC对于STF而言处于反馈环路，DAC的非线性误差会直接表现在输出上。因此，直接提高ADC和DAC分辨率的同时需要保证DAC精度。NTF阶数提高可以获得更好的信号带内噪声抑制效果。但是高阶的NTF引入多个极点，导致反馈系统更加难以稳定，设计就会相对比较困难。直接增加过采样率对于系统时钟要求比较高，导致系统消耗的功耗较大且难以设计。Δ-∑ ADC一般适合用于电子秤、数字音频放大器等低频高精度应用。

1.3.6 二步式（TS）ADC

1.3.1节至1.3.5节介绍的是常见的基础架构的ADC。通过将以上几种ADC结合，可以设计更多类型的ADC。图1-15所示的二步式（Two-step，TS）ADC就是基于基础ADC架构实现的。典型的TS ADC可以分为粗（Coarse）ADC和精细（Fine）ADC两部分。粗ADC的精度要求不高，用于粗略判断采样获得的信号 V _S 所处的范围。将 V _S 减去粗ADC判断获得的范围得到余量 V _Res 。 V _Res 也就是粗ADC的量化误差。 V _Res 经过放大，送给精细ADC进行进一步量化。对于精细ADC而言，由于存在放大 K 环节，导致精细ADC的误差折算到输入端被衰减 K 倍，因此精细ADC的精度要求也不高。理论上粗ADC需要与精细ADC完全匹配，以保证在输入范围内全部正常工作，但是由于失配、增益误差等原因可能造成粗ADC与精细ADC不能匹配工作。在实际设计中，可以通过设计 K 值与粗ADC、DAC，实现粗ADC与精细ADC在精度要求不高的条件下正常工作。

通过采用二步式ADC的架构，可以将分辨率为 M + N 的ADC分解成两个分辨率分别为 M 和 N 的ADC。如果采用的ADC的面积与分辨率呈指数关系，那么原先的ADC面积正比于2 ^{M + N} ，采用二步式ADC的面积正比于2 ^M +2 ^N 。如果 M = N ，面积可以从2 ^{2 M} 节省到2 ^{M +1} ，节省2 ^{M -1} 倍。如果采用的ADC的转换时间与精度呈指数关系，那么通过采用二步式结构可以节省很多转换时间。

二步式ADC主要的问题是粗ADC、DAC与精细ADC和增益 K 环节的不匹配，导致粗ADC的误差可能造成精细ADC超量程而出现明显误差，因此需要通过一定的设计与校正算法保证在低精度粗ADC与精细ADC条件下仍旧能够实现高精度的ADC。

如果二步式ADC中二级之间没有增益环节，也就是 K =1，那么该ADC也被称为分段（Subranging）ADC。

1.3.7 流水线（Pipeline）ADC

流水线ADC是可以提高转换速度的ADC。图1-16为典型流水线ADC的架构图，其中图1-16（a）为整体架构图，图1-16（b）为其中一级的架构图。总体而言，流水线ADC每一级都以采样频率 f _S 工作，每一级的ADC都可以转换得到 b _i 的数字量，并且转换结束后将该级输入与转换结果相减得到余量 V _{Res， i} 。因为每一级电路都有采样保持电路，所以各级可以同时工作。对于一个 N 级的流水线ADC，数字量输出的频率为 f _S 。对于输入 V _IN 而言，每一次完整的转换需要经过 N 级子ADC，也就是说每一次转换的延时是 N / f _S 。

流水线ADC各级电路都是低精度的子ADC，可以实现很快的转换速度。因此，流水线ADC整体转换频率 f _S 可以非常快。高位的ADC、DAC和增益 K 的不匹配会导致误差，需要通过一定的校正算法予以解决。低位的ADC、DAC和增益 K 的误差折算到输入端，经过多个前级放大器增益级的衰减，不会对性能造成影响。流水线ADC适合中高精度、高速应用场合；不适合如反馈环节等对延时敏感的应用场合。

1.3.8 时间交织（TI）ADC

为实现高速ADC并避免使用流水线ADC中用于求余量的DAC和放大余量的放大器，可以考虑采用时间交织（Time-Interleaved，TI）ADC。图1-17是典型时间交织ADC架构图。时间交织ADC由工作在采样频率 f _S 的S&H模块、 k 通道的模拟多路选择器、工作在 f _S / k 频率的 k 个ADC，以及 k 通道的数字多路选择器构成。

S&H模块以 f _S 频率进行采样，采样得到的数据通过模拟多路选择器依次给 k 个ADC。从头到尾不断循环，每个ADC依次转换对应的数据，相邻ADC之间得到的数据具有1/ f _S 的延时。ADC转换得到的数字量通过数字多路选择器依次输出，并且从头到尾不断循环。这样可以利用工作在采样频率为 f _S / k 的 k 个ADC得到一个工作在采样频率 f _S 的ADC。输入和输出之间具有1/ f _S 的延时。

时间交织ADC适合高速应用，但是其性能受到各通道ADC之间的不一致性影响。不同通道ADC的增益与失调误差都会造成整体ADC性能下降。此外，各个ADC之间延时控制需要十分精准。通道间固定的延时误差会转换成整体ADC的非线性误差，而通道间时钟抖动会转换成整体ADC的噪声。因此，实现高性能的时间交织ADC，需要解决各通道间的匹配以及时钟分布与抖动的问题。

1.3.9 ADC架构比较

不同架构ADC具有不同特点。针对不同的应用场合，需要根据应用的要求选择合适的ADC。ADC的精度与速度是一对基本矛盾。各种架构ADC采样频率与精度的比较如图1-18所示。其中，连续逼近算法是SAR ADC采用的算法。一般情况下，积分ADC速度最慢，时间交织ADC速度最快；积分与过采样ADC精度最高，时间交织ADC精度最低。以16位输出ADC为例，一次转换输出1个word，即1个字。对于每一个时钟周期 T _clk ，积分ADC只能完成1个数字台阶（level）的比较；过采样ADC可以完成1/OSR次（word）模/数转换（图1-18中OSR是过采样率）；SAR ADC可以完成1位（bit）模/数转换；分段ADC与流水线ADC可以完成1次模/数转换中的部分位（Partial word）；闪存ADC可以完成1次（word）模/数转换。除精度与速度之外，ADC的面积、功耗与实现的复杂程度都是重要的考虑指标。综合而言，SAR ADC具有中等速度与中等精度。由于电路结构基本由动态电路与数字电路构成，功耗较低，且易于在深亚微米工艺条件下设计，在许多低功耗、先进工艺系统芯片设计中，SAR ADC具有相当的优势。