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本节将使用VDHL语言描述无符号定点数的除法运算和有符号定点数的除法运算。
无符号定点数除法的计算过程如图3.34所示。
图3.34 无符号定点数除法的计算过程
本小节给出了无符号定点数除法运算的VHDL描述，如代码清单3-23所示。
代码清单3-23 top.vhd
注 ：（1 ）读者可以定位到本书所提供资料的\intel_dsp_example\example_3_29路径中，用Quartus P rime P ro 2019.4集成开发环境打开该设计。特别要注意所引用的库！
（2）在Quartus Prime Pro 2019.4集成开发环境的“Settings”对话框中，将“VHDL version”设置为“VHDL 2008”。
（3 ）读者可以定位到本书所提供资料的\intel_dsp_example\example_3_30路径中，使用ModelSim-INTEL FPGA STARTER EDITION 2019.2仿真工具打开该设计。特别要注意所引用的库！
使用Quartus Prime Pro 2019.4集成开发环境对该设计进行Analysis Synthesis，通过RTL Viewer查看生成的网表结构，如图3.35所示。
图3.35 无符号定点数除法运算生成的块符号
使用ModelSim-INTEL FPGA STARTER EDITITON 2019.2仿真工具对无符号定点数的除法运算进行仿真，其结果如图3.36所示。
图3.36 无符号定点数除法运算的仿真结果（反色显示）
思考与练习3-28 ：请分析无符号定点数除法运算的仿真结果，验证设计的正确性。
本小节给出了有符号定点数除法运算的VHDL描述，如代码清单3-24所示。
代码清单3-24 top.vhd
注 ：（1 ）读者可以定位到本书所提供资料的\intel_dsp_example\example_3_31路径中，用Quartus P rime P ro 2019.4集成开发环境打开该设计。特别要注意所引用的库！
（2）在Quartus Prime Pro 2019.4集成开发环境的“Settings”对话框中，将“VHDL version”设置为“VHDL 2008”。
（3 ）读者可以定位到本书所提供资料的\intel_dsp_example\example_3_32路径中，使用ModelSim-INTEL FPGA STARTER EDITION 2019.2仿真工具打开该设计。特别要注意所引用的库！
使用Quartus Prime Pro 2019.4集成开发环境对该设计进行Analysis Synthesis，通过RTL Viewer查看生成的网表结构，如图3.37所示。
图3.37 有符号定点数除法运算生成的块符号
使用ModelSim-INTEL FPGA STARTER EDITITON 2019.2仿真工具对有符号定点数的除法运算进行仿真，其结果如图3.38所示。
图3.38 有符号定点数除法运算的仿真结果（反色显示）
思考与练习3-29 ：请分析有符号定点数除法运算的仿真结果，验证设计的正确性。