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时钟电路是数字电路设计的核心模块之一，电路与系统中复杂的计算机主板、通信单板、基带主板大多为同步时序的电路系统。
本章将讲解4个时钟应用案例，其中2.1节中的晶体／晶振和2.2节中的锁相环是常见的时钟源。在常见的时钟接口电路中，研究的核心问题是LVDS（Low Voltage Differential Signal，低电压差分信号）、LVPECL（Low Voltage Positive Emitter Couple Logic，低电压正射极耦合逻辑）、CML（Current Mode Logic，电流模式逻辑）等电平的参数匹配，其参数主要包含差模电平（Differential Mode Voltage）、共模电平（Common Mode Voltage）、上升／下降时间（ T r / T f ）等，2.3节讲述时钟传输路径的案例。处理器性能的提升对通信总线速率提出需求，并行总线受限于线路串扰等瓶颈因素，被高速串行总线所代替。源同步时钟和共同时钟是串行总线时钟的两种常见形式。2.4节的应用案例，讲解“建立／保持”时间的计算，这是共同时钟拓扑的核心问题。