1.5.1 触发器

计算机处理的程序、数据都是用二进制表示的，也就是由大量的0和1组成。因此，必须有能存放和记忆0和1这两种状态的基本单元。触发器就是存放这种信号的基本单元电路，它有两个稳定的状态——0状态和1状态；它能接收、保持和输出送来的信号；在一定的外界触发条件下，这两个稳定状态可以互相转换。根据电路结构不同和触发条件和方式的不同。触发器有不同的种类，如RS触发器、JK触发器、D触发器等。

1．基本RS触发器

触发器有两个稳定的状态，可用来表示数字0和1。按结构的不同可分为，没有时钟控制的基本触发器和有时钟控制的门控触发器。

基本RS触发器是组成门控触发器的基础，一般有与非门和或非门组成的两种形式，以下介绍与非门组成的基本RS触发器。

（1）电路结构与符号图

用与非门组成的RS触发器如图1-27所示。图中 为置1输入端， 为置0输入端，都是低电平有效，Q和 为输出端，一般以Q的状态作为触发器的状态。

（2）工作原理与真值表

1）当 ， 时，因 ，G ₂ 门的输出端 ，G ₁ 门的两输入为1，因此G ₁ 门的输出端Q=0。

2）当 ， 时，因 ，G ₁ 门的输出端Q=1，G ₂ 门的两输入为1，因此G ₂ 门的输出端 =0。

3）当 ， 时，G ₁ 门和G ₂ 门的输出端被它们的原来状态锁定，故输出不变。

4）当 =0， =0时，则有Q= =1。若输入信号 =0， =0之后出现 =1， =1，则输出状态不确定。因此 =0， =0的情况不能出现，为使这种情况不出现，特意给该触发器加一个约束条件 =1。

由以上分析可得到表1-22所示真值表。这里Q ⁿ 表示输入信号到来之前Q的状态，一般称为现态。同时，也可用Q ^{n +1} 表示输入信号到来之后Q的状态，一般称为次态。

2．同步D触发器

由于同步RS触发器工作时，由于不允许R、S端信号同时为1，使应用受到一定限制。为了克服这一缺点，可以在S与R输入端之间增加一个非门，只在S端加输入信号，S端改称为D输入端，这样构成的触发器，称为同步D触发器，又称D锁存器。其逻辑电路及逻辑符号如图1-28所示。

同步D触发器的工作原理可分为CP=0和CP=1两种情况分析。

当CP=0时，触发器不工作，触发器处于维持状态。

当CP=1时，触发器功能如下：

D=0，G ₃ 门输出为1，G ₄ 门输出为0，则基本RS触发器的 =0、 =1，触发器状态置0。

D=1，G ₃ 门输出为0，G ₄ 门输出为1，则基本RS触发器的 =1、 =0，触发器状态置1。

根据工作原理的分析，可列出同步D触发器的特性见表1-23。

D触发器类常用集成电路芯片介绍如下：

在单片机芯片内部及单片机外围电路中使用了大量各类D触发电路芯片，下面分别进行介绍。

（1）74LS74

74LS74芯片中包含两个独立的上升沿触发的TTL集成双D触发器。每个触发器都有独立的直接复位（清除）端CLR，直接预置端PR，数据和时钟输入端D和CK，另外还各有一组互补输入端Q和 ，其功能表见表1-24。

（2）74LS273

74LS273是带清除端（CLK）的8D触发器。在时钟上升沿作用下（加在CK端），输入信息由D端传送到Q输出端。触发器的时钟频率响应范围为0~30MHz，每个触发器功耗为10mW。

74LS273功能框图及引脚逻辑图如图1-29和图1-30所示。其功能表见表1-25。

（3）74LS373

74LS373为透明D型锁存器，即当允许端（G）是高电平时，Q输出数据（D）并被锁存。当输出控制端（ ，1脚）接低电平时（在一般硬件系统中G接地），数据输出，当 端接高电平时输出为高阻状态。

由于输出可提供具有高阻抗的第三态，则在总线系统结构中不需另加外加接口和上拉部件，74LS373可直接连接到总线上，并驱动总线。在高阻状态下输出端的状态下输出端的状态由其他电路的输出状态决定。8位寄存器的特点是可驱动大电容或低阻抗的负载。因此，74LS373特别适合用于作为缓冲寄存器、I/O通道、总线驱动器及工作寄存器。图1-31所示为其功能框图，表1-27所示为其功能表。

（4）74LS374

74LS374和74LS373基本相同，逻辑功能如图1-31所示。它们的区别在于74LS374是边沿触发，即在时钟上升沿时，锁存器的输入端（D）的状态建立在锁存器输出端（Q）。表1-27为其功能表。

此外，8282的功能与74LS373相同。

74LS373与74LS374的引脚图如图1-32所示。

通常用作单片机地址锁存的芯片有两类：一类是8D触发器，如74LS273、74LS377等；另一类是8位锁存器，如74LS373、8282等。图1-33描绘了74LS273和74LS277两类芯片用作单片机地址锁存器时的控制线的接法。