下载掌阅APP，畅读海量书库
立即打开
任何芯片的流片成功都是由各种因素来衡量的。这些因素包括设计如何才能很好地坚持架构师设置的时序、功率、面积等目标，除此之外还要满足所有功能需求。考虑到ASIC设计和FPGA设计的复杂性，明智的做法是建立检查，据此平衡设计流程的每个阶段，避免出现任何后期设计改变和ECO。
从时序的角度来说，在架构阶段架构师会分配基本单元的预算，该预算将移交给基本单元的所有者。根据该单元是衍生设计还是从头开始开发的，RTL设计者将建立新的时序约束或修改现有的时序约束以进行综合。这将为所有在实现流程中运行的基本单元定义基线，尤其包含定义时钟频率和子模块预算。这样做会导致具有理想时钟信号（时钟信号零延迟）的没有优化的网表出现。一旦综合工具完成逻辑优化步骤，STA也就完成了。在此阶段以基本单元内部延迟、时钟延迟、时钟偏斜等形式提供更多的精准时序，目的是使设计满足所有安装和保存需求并且正确评估任何互连的延迟。
在物理设计阶段，时钟假设（偏斜和网络延迟）使得逻辑设计固化。使用从真实布线中提取的实际寄生效应能够使得延迟计算更加精确。时钟树综合用于平衡时钟树来减少时钟偏斜。
无论是在ASIC设计流程中还是在FPGA设计流程中，时序都是至关重要的组件，在这两种流程中其影响都是一致的。如果思考芯片的演变过程，那么时序在流程中的每一步都是不可或缺的。在实现流程中，时序随着设计的发展不断调整和验证。在每一步，设计者都试图确保芯片架构师规定的原始时序保留了下来。物理设计周期中的很大一部分时间都用于达到时序收敛。