2.1 一颗芯片是怎样诞生的

芯片属于半导体。半导体是介于导体和绝缘体之间的一类物质，元素周期表中硅、锗、硒、硼的单质都属于半导体。这些单质通过掺杂其他元素生成的一些化合物，也属于半导体的范畴。这些化合物在常温下可激发载流子的能力大增，导电能力大大增强，弥补了单质的一些缺点，因此在半导体行业中广泛应用，如氮化硅、砷化镓、磷化铟、氮化镓等。在这些半导体材料中，目前只有硅在集成电路中大规模应用，充当着集成电路的原材料。在自然界中，硅是含量第二丰富的元素，如沙子，就含有大量的二氧化硅。可以说制造芯片的原材料是极其丰富、取之不尽的。一堆沙子，可以和水泥做搭档，沉寂于一座座高楼大厦、公路桥梁之中；也可以在高温中凤凰涅槃、浴火重生，变成集成电路高科技产品。到底要经过怎样奇妙的变化，才能让一堆沙子变成一颗颗芯片呢？

2.1.1 从沙子到单晶硅

如何从沙子中提取单晶硅呢？沙子的主要成分是二氧化硅，这就涉及一系列化学反应了，其中最主要的过程就是使用碳经过化学反应将二氧化硅还原成硅。经过还原反应生成的硅叫粗硅，粗硅里面包含很多杂质，如铁、碳元素，还达不到制造芯片需要的纯度（需要99.999999999%以上）标准，需要进一步提纯。提纯也需要一系列化学反应，如通过盐酸氯化、蒸馏等步骤。提取的硅纯度越高，质量也就越高。

经过一系列化学反应、提纯后生成的硅是多晶硅。将生成的多晶硅放入高温反应炉中融化，通过拉晶做出单晶硅棒。如图2-1所示，为了增强硅的导电性能，一般会在多晶硅中掺杂一些硼元素或磷元素，待多晶硅融化后，在溶液中加入硅晶体晶种，同时通过拉杆不停旋转上拉，就可以拉出圆柱形的单晶硅棒。根据不同的需求和工艺，单晶硅棒可以做成不同的尺寸，如常见的6寸、8寸、12寸等。

接下来，将这些单晶硅棒像切黄瓜一样，切成一片一片的，每一片我们称为晶圆（wafer）。晶圆是设计集成电路的载体，我们设计的模拟电路或数字电路，最终都要在晶圆上实现。晶圆上的芯片电路尺寸随着半导体工艺的发展也变得越来越小，目前已经达到了纳米级，越来越精密的半导体工艺除了要求单晶硅的纯度极高，晶圆的表面也必须光滑平整，切好的晶圆还需要进一步打磨抛光。晶圆表面需要光滑平整到什么程度呢？打个比方，假如需要从北京到上海铺设一段铁轨，对铁轨的要求就是两者之间的高度差不超过1mm。一粒灰尘落在晶圆上，就好像一块大石头落在马路上一样，会对芯片的良品率产生很大的影响，所以大家会看到芯片的生产车间对空气的洁净度要求非常高，员工必须穿着防尘服才能进入。在每一个晶圆上，都可以实现成千上万个芯片电路，如图2-2所示，晶圆上的每一个小格子都是一个芯片电路的物理实现，我们称之为晶粒（Die）。

接下来还要对晶圆上的这些芯片电路进行切割、封装、引出管脚，然后就变成了市场上常见的芯片产品，最后才能焊接到我们的开发板上，做成整机产品，如图2-3所示。

在一个晶圆上是如何实现电路的呢？将晶圆拿到显微镜下观察，你会发现，在晶圆的表面上全是纵横交错的3D电路，犹如一座巨大的迷宫，如图2-4所示。

要想弄明白在晶圆上是如何实现我们设计的电路的，就需要先了解一下电子电路和半导体工艺的知识。电路一般由大量的三极管、二极管、CMOS管、电阻、电容、电感、导线等组成，我们搞懂了一个CMOS元器件在晶圆上是如何实现的，基本上也就搞懂了整个电路在晶圆硅片上是如何实现的。这些电子元器件的实现原理，其实就是PN结的实现原理。PN结是构成二极管、三极管、CMOS管等半导体元器件的基础。

2.1.2 PN结的工作原理

想要了解PN结的导电原理，还得从金属的导电原理说起。

一个原子由质子、中子和核外电子组成。中子不带电，质子带正电，核外电子带负电，整个原子显中性。根据电子的能级分布，一个原子的最外层电子数为8时最稳定。如钠原子，核外电子层分布为2—8—1，最外层1个电子，能量最大、受原子核的约束力小，所以最不稳定，受到激发容易发生跃迁，脱离钠原子，成为自由移动的电子。这些自由移动的电子在电场的作用下，会发生定向移动形成电流，这就是金属导电的原理。很多金属原子的最外层电子数小于4，容易丢失电子，称为自由移动的电子，所以金属容易导电，是导体。而对于氯原子，最外层有7个电子，倾向于从别处捕获一个电子，形成最外层8个电子的稳定结构，氯原子因为不能产生自由移动的电子，所以不能导电，是绝缘体。

半导体元素，一般最外层有4个电子，情况就变得比较特殊：这些原子之间往往通过“共享电子”的模式存在，多个原子之间分别共享其最外层的电子，通过共价键形成最外层8个电子的稳定结构，如图2-5所示。

这种稳定也不是绝对的，当这些电子受到能量激发时，如图2-6所示，也会有一部分发生跃迁，成为自由移动的电子，同时在共价键中留下同等数量的空穴。这些自由移动的电子虽然非常少，但是在电场的作用下，也会发生定向移动，形成电流。电子的移动产生了空穴，临近的电子也很容易跳过去填补这个空穴，产生一个新的空穴，造成空穴的移动。空穴带正电荷，空穴的移动和自由电子的移动一样，也会产生电流。

金属靠自由电子的移动产生电流导电，而半导体则有两种载流子：自由电子和空穴。但是由于硅原子比较稳定，只能生成极少数的自由电子和空穴，这就决定了硅无法像金属那样导电，但也不像绝缘体那样一点也不导电，因此我们称之为半导体。正是由于硅的这种特性，才有了半导体的飞速发展。

既然半导体内自由电子和空穴浓度很小，导电能力弱，那我们能不能想办法增加这两种载流子的浓度呢？载流子的浓度上去了，导电能力不就增强了吗？只要有利润空间，办法总是有的，那就是掺杂。我们可以在一块半导体两边分别掺入两种不同的元素：一边掺入三价元素，如硼、铝等；另一边掺入五价元素，如磷。

硼原子的电子分布为2—3，最外层有3个电子。如图2-7所示，在和硅原子的最外层4个电子生成共价键时，由于缺少一个电子，于是从临近的硅原子中夺取一个电子，因而产生一个空穴位。每掺杂一个硼原子，就会产生一个空穴位，这种掺杂三价元素的半导体增加了空穴的浓度，我们一般称之为空穴型半导体，或称P型半导体。

磷原子的最外层有5个电子，如图2-8所示，在和硅原子的最外层4个电子生成共价键时，还多出来一个电子，成为自由移动的电子。每掺杂一个磷原子，就会产生一个自由移动的电子。这种掺杂五价元素的半导体增加了自由电子的浓度，我们一般称之为电子型半导体，或称N型半导体。

我们在一块半导体的两边分别掺入不同的元素，使之成为不同的半导体，如图2-9所示，一边为P型，一边为N型。在两者的交汇处，就会形成一个特殊的界面，我们称之为PN结。理解了PN结的工作原理，也就理解了半导体器件的核心工作原理。接下来我们就看看PN结到底有什么名堂。

掺杂不同元素的半导体两边由于空穴和自由电子的浓度不同，因此在边界处会发生相互扩散：空穴和自由电子会分别越过边界，扩散到对方区域，并与对方区域里的自由电子、空穴在边界附近互相中和掉。如图2-10所示，P区边界处的空穴被扩散过来的自由电子中和掉后，剩下的都是不能自由移动的负离子，而在N区边界处留下的则是正离子。这些带电的正、负离子由于不能移动，就会在边界附近形成了耗尽层，同时会在这个区域内生成一个内建电场。

这个内建电场会阻止P区的空穴继续向N区扩散，同时也会阻止N区的自由电子继续向P区扩散，空穴的扩散和自由电子的漂移从而达到一个新平衡，这个区域就是我们所说的PN结：载流子的移动此时已达到动态平衡，因此流过PN结的电流也变为0。这个PN结看起来也没什么，但它有一个特性：单向导电性。正是这个特性确立了它在电路中的重要地位，也构成了整个半导体“物理大厦”的核心基础。

我们先来看看这个特性是怎么实现的：在图2-10中，当我们在PN结两端加正向电压时，即P区接正极，N区接负极，此时就会削弱PN结的内建电场，平衡被打破，空穴和自由电子分别向两边扩散，形成电流，半导体呈导电特性。当我们在PN结两端加反向电压时，内建电场增强，此时会进一步阻止空穴和自由电子的扩散，不会形成电流，半导体呈现高阻特性，不导电。

2.1.3 从PN结到芯片电路

无论二极管、三极管还是MOSFET场效应管，其内部都是基于PN结原理实现的。通过上一节的学习，我们已经了解了PN结的工作原理，接下来我们就看看如何在一个晶圆上实现PN结。PN结的实现会涉及半导体工艺的方方面面，包括氧化、光刻、显影、刻蚀、扩散、离子注入、薄膜沉淀、金属化等主要流程。为了简化流程，方便理解，我们就讲讲两个核心的步骤：离子注入和光刻。离子注入其实就是掺杂，如图2-11所示，就是往单质硅中掺入三价元素硼和五价元素磷，进而生成由PN结构成的各种元器件和电路。而光刻则是在晶圆上给离子注入开凿各种掺杂的窗口。

在晶圆上进行离子注入掺杂之前，首先要根据电路版图制作一个个掺杂窗口，如图2-11所示，这一步需要光刻胶来协助完成：在硅衬底上涂上一层光刻胶，通过紫外线照射掩膜版，将电路图形投影到光刻胶上，生成一个个掺杂窗口，并将不需要掺杂的区域保护起来。那如何产生这个掺杂窗口呢？原理很简单，就和我们使用感光胶片去洗照片一样，还需要一个叫作光刻掩膜版的东西。

光刻掩膜版原理和我们照相用的胶片差不多，由透明基板和遮光膜组成，如图2-12所示，通过投影和曝光，我们可以将芯片的电路版图保存在掩膜版上。然后通过光刻机的紫外线照射，利用光刻胶的感光溶解特性，被电路图形遮挡的阴影部分的光刻胶保存下来，而被光照射的部分的光刻胶就会溶解，成为一个个掺杂窗口。最后通过离子注入，掺杂三价元素和五价元素，就会在晶圆的硅衬底上生成主要由PN结构成的各种CMOS管、晶体管电路。我们设计的芯片物理版图的每一层电路，都需要制作对应的掩膜版，重复以上过程，就可以在晶圆上制作出迷宫式的3D立体电路结构。

随着集成电路规模越来越大，在一个几英寸的晶圆硅衬底上，要实现千万门级、甚至上亿门级的电路，需要几十亿个晶体管，电路的实现难度也变得越来越大。尤其是纳米级的电路，如现在流行的14nm、7nm、5nm工艺制程，要将千万门级的晶体管电路都刻在一个指甲盖大小的硅衬底上，这就要求电路中的每个元器件尺寸都要非常小，同时要求“感光胶片”要非常精密，对电路图形的分辨率要非常高。这时候光刻机就闪亮登场了，光刻机主要用来将你设计的电路图映射到晶圆上，通过光照将你设计的电路图形投影到光刻胶上，光刻胶中被电路遮挡的部分被保留，溶解的部分就是掺杂的窗口。晶体管越多，电路越复杂，工艺制程越先进，对光刻机的要求越高，因为需要非常精密地把复杂的电路图形投影到晶圆的硅衬底上。光刻机因此也非常昂贵，如网上广泛讨论的荷兰光刻巨头ASML（阿斯麦），如图2-13所示，一台光刻机的售价为1亿欧元，很多芯片代工巨头，如台积电、三星、Intel、中芯国际，都是它的客户。

光刻机的作用是根据电路版图制作掩膜版，开凿各种掺杂窗口，然后通过离子注入，生成PN结，进而构建千千万万个元器件。将这些工艺流程走一遍之后，在一个晶圆上就生成了一个个芯片的原型：芯片电路，就如图2-2所示的那样，晶圆上的每一个小格子都是一个芯片电路，这些芯片电路的专业术语叫作Die，翻译成中文叫作晶粒。

2.1.4 芯片的封装

单纯的芯片电路无法直接焊接到硬件电路板上，如图2-14所示，还需要经过切割、封装、引出管脚、芯片测试等后续流程，测试通过后经过包装，才会变成市场上我们看到的芯片的样子。

芯片的封装主要就是给芯片电路加一个外壳，引出管脚。芯片的封装不仅可以起到密封、保护芯片的作用，还可以通过管脚，直接将芯片焊接到电路板上。芯片的封装技术经过几十年的发展，越来越先进，芯片的面积也越来越小。常见的封装形式有DIP、QFP、BGA、CSP、MCM等。

DIP（Dual in-line Package），指采用双列直插形式封装集成电路芯片，芯片有2排管脚，可以直接插到电路板上的芯片插座上，或者插到PCB电路板上穿孔焊接，非常方便。DIP一般适用于中小规模的集成电路芯片，芯片的管脚数比较少，如图2-15所示，我们常见的C51单片机、早期的8086 CPU都采用这种封装。

在超大规模集成电路设计中，当芯片的主频很高、芯片的管脚很多时，使用DIP就不太合适了，我们一般会使用球栅阵列封装（Ball Grid Array Package，BGA）。如图2-16所示，使用BGA的芯片管脚不再从芯片周边引出，而是采用表面贴装型封装：在印刷基板的背面按照阵列方式制作出球形凸点来代替管脚，然后将芯片电路装配到基板的正面，最后用膜压树脂或灌封方法进行密封。BGA封装适用于CPU等管脚比较多的超大规模集成电路芯片。

芯片级封装（Chip Scale Package，CSP）是一种比较新的芯片封装技术，封装后的芯片尺寸更接近实际的芯片电路。随着电子设备越来越微型化，对芯片的面积、厚度要求也越来越高，通过CSP封装可以让芯片的封装面积和原来面积之比超过1：1.14，芯片封装的厚度也大大减小，从而缩减了芯片的体积。DIP和CSP芯片尺寸对比如图2-17所示。

CSP可以让芯片面积减小到DIP的四分之一，同时具备信号传输延迟短、寄生参数小、电热性能更好的优势，更适合高频电路的封装。CSP技术在目前的芯片和微型电子设备中被广泛使用。

随着市场上智能手表、运动手环等智能硬件的流行，对芯片的封装尺寸也有了更严苛的要求，层叠封装（Package-on-Package，PoP）技术此时就应运而生了。PoP可以将多个芯片元器件分层堆叠、互连，封装在一个芯片内，从而让整个芯片更薄、体积更小。现在很多智能手机，为了薄化电路板，一般会将LPDDR内存芯片和eMMC存储芯片封装在一起，或者将应用处理器和基带芯片封装在一起。如苹果的iWatch，直接将应用处理器、LPDDR4X DRAM和eMMC Flash存储芯片封装在一个芯片内，大大减少了整个芯片和电路板的尺寸，然后和发动机、电池板等器件像汉堡一样三层封装在一起，可以将整个电子产品做得更加轻薄、小巧。

芯片封装好后，还要经过最后一步：测试。测试主要包括芯片功能测试、性能测试、可靠性测试等。测试的主要工作就是测试芯片的功能、指标、参数和前期的设计目标是否一致，筛选掉制造过程中有缺陷的芯片，或者根据性能对芯片进行分级，包装成不同规格等级的芯片，最终测试通过的芯片才能拿到市场上销售。 /9D5cSf80iVtvcB4r+op99fPWtSRGh/KZi9WuOdBfUjA5iqmJcAERt788UwzyWgX