2.2　嵌入式存储系统的设计与实现

存储器是嵌入式系统硬件平台的重要部件，其作用是用来存储数据和程序代码。本节主要介绍嵌入式存储系统的组成结构、各级层次的特点和Flash存储器、SDRAM存储器的扩展实例。

2.2.1　概述

随着嵌入式系统越来越复杂，对存储系统的速度和容量要求也越来越高。由于微处理器主时钟频率的提高比存储器芯片速度的提高要快，以致于目前存储器芯片的速度比微处理器的速度要低许多。另外，在嵌入式系统硬件设计时，有时所设计的存储器容量并不能满足程序所需的全部存储容量要求，即需要在一个相对较小的物理存储空间中提供相对较大的虚拟存储空间。针对于这些需求，可以通过设计合理的存储系统来进行解决。本节中将介绍存储系统设计的相关概念和技术，并结合韩国三星公司S3C2410微处理器芯片的存储管理机制来讨论嵌入式存储器系统及接口的设计。

在应用的嵌入式系统中，其存储结构与通用微机的存储体系类似。具体包括有微处理器中的寄存器、片内的高速缓存器、数据（或称为RAM）区和程序（或称为ROM）区等部分。由于成本和体积的限制，嵌入式系统的存储器通常采用高度集成的存储芯片，以节省电路板的面积，同时减少设计的复杂性、提高系统的可靠性。嵌入式系统的存储器系统与通用计算机存储系统的设计方法有所不同，主要体现在以下几个方面。

●　由于体积的限制，尽量使用存储密度比较大的存储芯片；

●　由于功耗的限制，在设计嵌入式系统的存储系统时需要考虑功耗问题；

●　出于成本考虑，大多数嵌入式系统的存储器容量与软件的大小相匹配；

●　如果在嵌入式处理器内部不包含有存储器，则通常需要扩充Flash ROM存储器用于存储程序和常数，扩充SDRAM子系统用于存储中间数据和正在运行的程序；

●　嵌入式系统的存储器通常与系统主板设计在一起，而不像微机那样设计成内存条形式。其原因是一方面嵌入式系统的内存通常是固定容量的，另一方面是可以提高系统的可靠性。

2.2.2　存储系统的构成及工作原理

在复杂的嵌入式系统中，按照存储器系统的组织结构作用可以划分为寄存器、Cache、主存储器和辅助存储器四级结构。当然，对于简单的嵌入式系统，没有必要把存储器系统设计成四级，可以根据具体实际情况来确定。下面将针对这四级结构分别予以介绍。

1 ．寄存器

寄存器包含在微处理器内部，用于指令执行时的数据存放。寄存器可被视为分级存储体系的顶层。基于RISC微处理器内部通常含有几十个32位的寄存器，每条记录的存取时间只有几纳秒。例如，S3C2410微处理器内部含有37个32位寄存器，寄存器读写周期已经接近2 ns。在嵌入式系统实际应用中，由于系统数据吞吐量比较小，因此微处理器内部的寄存器数量是充足的。

2 ．高速缓存Cache

由于微处理器的速度通常比存储器的速度要高，为了提高嵌入式系统中存储系统的整体性能，通常采用高速缓存机制。高速缓存机制作为微处理器体系结构的一部分，它对程序员来说是透明的。Cache用于提高微处理器访问内存的可变性，它保存最近用过的存储值，自动决定什么值保留下来，什么值被覆盖，这样就可以大大减少访问主存的等待时间。Cache是一种小容量、高速度的存储器，其存储容量一般为8～32 KB，存储时间在10 ns左右。

在嵌入式系统中，Cache集成在嵌入式微处理器内。另外，在中、高端微处理器中，Cache还被分为指令Cache（I-Cache）和数据Cache（D-Cache）。在某些低端微处理器中，Cache采用混合Cache方式。Cache这两种组织方式，各有其特点。指令和数据分离的高速缓存速度快，允许在单一的时钟周期里载入和存储指令；混合高速缓存由指令和数据共用，它能够根据当前程序需求自动调整缓存中用于存储指令的比例。另外，不同的微处理器，其Cache的容量大小也不一样。在嵌入式微处理器Cache中，用于地址映像和变换方法可以采用全相联映像方式、直接映像方式或者组相联映像方式。在Cache中，采用的替换算法有随机法、近期最少使用法和循环法。对应存储器写策略，则是通过Cache采用写直达法或者写回方法来完成的。

3 ．主存储器

SDRAM（Synchronous Dynamic Random Access Memory）是在设计嵌入式系统时最常用的一类存储器，其全称是同步动态随机存储器。SDRAM由于集成度高，单片容量大，并且读/写速度快，因此在设计嵌入式系统时，经常作为主存储器。

嵌入式系统中主存储器是程序执行代码及数据的存放区，一般采用SDRAM或者DDRSDRAM类型的存储芯片，其容量通常在8～512 MB之间。在实际应用中，有时为了方便维护和系统扩展，通常将主存储器、微处理器、辅助存储器（Flash存储器）及系统时钟和复位等电路制作在一块多层印制电路板中。在系统运行时，需立即执行的操作系统和应用程序都需要存放在主存储器中。

4 ．辅助存储器

在嵌入式存储系统中，辅助存储器通常由闪速存储器（Flash）存储芯片承担。Flash用于存放程序代码等，其作用类似通用计算机中的外存储器，人们通常称它们为固态盘。在实际使用中一般将引导加载程序存放在固态盘上，加电之后传输到主存中执行。闪速存储器使用标准电压即可擦写和编程，因此Flash在标准电压的系统内就可以被在线编程、修改和写入。

Flash存储器分别在1988年和1989年，由Intel和东芝公司分别开发出了NOR Flash和NAND Flash两种结构的非易失闪存技术的产品芯片。在嵌入式系统的存储系统设计时，是采用NAND Flash还是NOR Flash需根据实际要求确定。两类Flash各有优缺点，即使在有些嵌入式系统中两者均采用，而它们各自所担任的作用也不同。NAND Flash和NOR Flash比较有以下特点。

（1）NOR F1ash的读取速度比NAND Flash稍快一些，NAND F1ash的擦除和写入速度比NOR Flash快很多。

（2）NAND Flash中每个块的最大擦写次数是100万次，而NOR F1ash的擦写次数是10万次。NAND Flash读和写操作采用512字节的块，这一点类似硬盘管理操作，很自然地就可以取代硬盘或其他块设备。

（3）NOR Flash带有SRAM接口，其具有足够的地址引脚来寻址，可以很容易地存取其内部的每一个字节。另外，还可以像其他SRAM存储器那样与微处理器连接。而NAND Flash器件使用复杂的I/O口来存取数据，各个产品或厂商的方法还各不相同，因此与微处理器的接口较复杂。

（4）NAND Flash的单元尺寸几乎是NOR Flash器件的一半，即NAND Flash结构可以在给定的尺寸内提供更高的存储容量，也就相应地降低了价格。

（5）NAND Flash中的坏块是随机分布的。需要对介质进行初始化扫描以发现坏块．并将坏块标记为不可用。在已制成的系统中，若没有可靠的方法进行坏块扫描处理，将导致系统高故障率。

（6）NAND Flash的使用复杂，必须先写入驱动程序，才能继续执行其他操作。向NAND Flash写入信息需要相当的技巧，因为设计者绝不能向坏块写入，这就意味着在NAND Flash上自始至终都必须进行虚拟映射。

（7）NOR Flash占据了容量为1～16 MB闪存市场的大部分份额，而NAND F1ash大多用在8～128 MB的产品当中。这也说明NOR Flash更适合应用于少量代码存储，而NAND Flash适合高数据存储密度的需求。因此，在目前的很多嵌入式系统中，尤其是一些嵌入式开发平台上，通常使用双Flash，即NOR Flash用于装载较小的程序，如维护系统所使用的程序和驱动等，用以完成类似PC上BIOS的功能；而NAND Flash用于装载正常工作所使用的系统，如嵌入式Linux系统、QT、用户程序等。

在体积允许的情况下，辅助存储器还可以配接IDE/ATA接口的硬盘驱动器和光盘驱动器，容量通常达到几百MB到几十GB，访问时间一般为几十毫秒。

在嵌入式存储结构层次中，寄存器中的数据由编译器或者汇编器直接控制，但是其他各层次的数据通常被自动管理。高速缓存对于应用程序是不可见的，它在硬件的控制下，把块或者一页指令和数据在不同层次间搬移。主存储器和备份存储器的分页由操作系统控制，其他对于应用程序都是透明的。既然主存储器和备份存储器之间的性能差别很大，就需要许多的算法来决定数据在各级层次间传输的时机。

嵌入式存储系统采用存储器与I/O接口统一编址形式，该地址空间的大小为2 ³² B。这些字节单元的地址是一个无符号的32位数值，其取值范围是0～2 ³² −l。系统的地址空间也可以被看成2 ³⁰ 个32位的字单元。这些字单元的地址可以被4整除，也就是说该地址的低两位为0b00，如地址为A的字，其数据包括地址为A、A+1、A+2、A+3四个字节单元的内容。在ARM版本V4及以上的版本中，地址空间也可以按半字寻址，即看成2 ³¹ 个16位的半字单元，如地址为A的半字地址中，其数据包括地址为A、A+1两个字节单元的内容。各存储单元的地址作为32位的无符号数，可以进行常规的整数运算。

32位微处理器的存储器最大寻址空间为4 GB，可以分为快存区域（片内Cache）和不可快存区域（主存和辅助存储器）。系统的RAM和ROM都是通过总线连接的，由于系统的地址范围较大，所以部分微处理器内部还带有存储器管理单元MMU。MMU完成的主要功能有：

●　将主存地址从虚拟存储空间映射到物理存储空间；

●　存储器访问权限控制；

●　设置虚拟存储空间的缓冲特性等。

存储管理单元从微处理器获得逻辑地址，内部用表结构把它们转换成同实际的主存相对应的物理地址。通过改变这些表可以改变程序驻留的物理单元而不必改变程序的代码或数据。

S3C2410微处理器核的MMU采用分页虚拟存储管理方式，将虚拟存储空间和物理主存储的空间都分成同样大小的一个个页（通常在512 B～4 KB之间）。通过查询存在主存中的页表，来实现虚拟地址到物理地址的变换。但由于页表存储在主存储中，查询页表所花的代价很大。因此，通常采用快表技术（Translation Lookaside Buffer，TLB）来提高地址变换效率。

2.2.3　存储器系统的设计实例

在一个复杂嵌入式系统的存储系统中，寄存器和Cache是微处理器体系结构的一部分，由设计时所选用的微处理器芯片所决定，设计中并不需要设计它们的接口电路。另外，也有一些嵌入式微处理器芯片内部会集成有一定容量的存储单元，这些存储单元可以作为主存储器。采用这一类微处理器时，若存储容量能够满足系统要求，也无须设计主存储器的接口电路。本节主要介绍的是在微处理器芯片外部扩展主存储器和辅助存储器的实例。

在嵌入式应用系统中，通常需要使用SDRAM或DDRSDRAM作为主存储器，使用NOR Flash、NAND Flash作为辅助存储器。系统程序可以存放在NOR Flash或者NAND Flash中，存储在NOR Flash中的程序可以直接执行，但是与在SDRAM执行相比速度要慢；存储在NAND Flash中的程序，需要复制到主存RAM中执行，这样在SDRAM或DDRSDRAM中存储的是程序执行中的程序和产生的数据。

由于主存和辅助存储器的种类有多种，它们的寻址方式各不相同，因此不同的存储器芯片，微处理器与它们的接口电路会有所不同。下面介绍S3C2410微处理器与主存储器和辅助存储器的接口实例。

1 ．S3C2410微处理器内部存储器与接口

在进行存储器扩展之前，需要了解所应用微处理器内部与存储器连接的相关知识和硬件结构。例如，32位微处理器3C2410芯片采用的是ARM920T核，芯片内部集成有存储控制器，存储控制器为芯片外部存储器的访问提供控制信号，同时芯片还提供外部存储器接口所需的数据总线和地址总线。

我们先介绍一下嵌入式处理器存储空间的Bank的概念。S3C2410理论上寻址的空间范围是4 GB，但其中有3 GB的空间都留给处理器内部寄存器和其他设备了，留给外部可寻址的空间只有1 GB，也就是0x00000000～0x3FFFFFFF。这样对应的地址线应该有30根地址线。针对这1 GB的空间，微处理器将它等分为8份，其中每一份空间有128 MB，将这每一份空间称为一个Bank。为了方便操作，微处理器独立地给了每个Bank一个片选信号（nGCS7～nGCS0），其实这8个片选信号可以看成处理器内部30根地址线的最高3位所做的地址译码结果，这是因为这3根地址线所代表的地址信息已经由8个片选信号来传递了，因此，处理器最后输出的实际地址线只有A26～A0。

S3C2410芯片外部存储空间有如下特点：

●　支持小端/大端模式；

●　8个存储块中，6个用于SRAM或ROM，另外2个用于SDRAM、SRAM或ROM；

●　8个存储块中，7个存储块有固定起始地址；1个存储块起始地址可变；

●　支持异步定时，可用nWAIT（等待）信号来扩展外部存储器的读/写周期；

●　在SDRAM中支持自主刷新和省电模式。

0号存储块可以外接SRAM类型的存储器或者具有SRAM接口特性的ROM存储器（如Flash），其数据总线宽度应设定为16位或32位中的一种。当0号存储块作为ROM区，完成引导装入工作时（从0x00000000启动）。0号存储块的总线宽度应在第一次访问ROM前，根据方式控制位OM1、OM0在复位时的逻辑组合来确定。

l号存储块到5号存储块也可以外接SRAM类型的存储器或者具有SRAM接口特性的ROM存储器（如NAND Flash），其数据总线宽度应设定为8位、16位或32位。6号存储块、7号存储块可以外接SDRAM类型的存储器，它们的块容量可改变，且7号存储块的起始地址也可改变。

主存储器和辅助存储器内部的存储单元靠地址来识别，存储器芯片收到的位地址信号就选定一个具体的存储单元。存储器芯片通常还需一根使能信号引脚，它控制着存储器芯片数据引脚的三态（高阻状态）。另外，还需读/写控制信号引脚，它们控制着存储器的数据传输方向。

S3C2410微处理器芯片与外部存储器连接引脚如图2-5所示，图中方框内的符号代表对应引脚的功能（如DATA0、ADDR0），方框外部的第一排符号代表芯片引脚（如B8、B14）、第二排代表引脚连线的标号（如LDATAO、LADDR0）。

图中OM1和OM0用于选择启动模式：即从NOR Flash或者是从NAND Flash启动，在这种模式下，OM1接地，OM0接高电平时，选择从NOR Flash启动；OM0接地时，选择从NAND Flash启动。数据总线引脚为LDATA0～LDATA31，共32根，可由用户设定数据总线宽度为8位、16位还是32位。地址总线引脚ADDR0～ADDR25共有26根，支持64 MB地址空间。另外提供了各存储块的选择信号nGCS0、nGCS1、nGCS2、nGCS3、nGCS4、nGCS5、nGCS6、nSCS0、nGCS7、nSCS1，实际上这些信号是通过S3C2410内部由地址信号ADDR27、ADDR28、ADDR29译码产生的。完成了S3C2410芯片外存储器接口的信号线的设计后，还需通过设置以下内部寄存器来正确地控制外部存储器的连接及操作。

2 ．SDRAM存储器的接口电路设计

本节主要讨论SDRAM如何与具有SDRAM控制器的S3C2410微处理器连接的问题。图2-6给出了一个32位带宽、32 MB的SDRAM和S3C2410微处理器连接的原理图。由于S3C2410是32位处理器，外部总线也是32位的，所以为了最大限度地发挥其性能，主存最好也是32位的。目前市面上很少有32位宽度的单片SDRAM，所以一般都采取两片16位的SDRAM拼起来使用。下面我们讨论其中一些需要注意的问题。

SDRAM主要用于程序的运行空间、数据及堆栈区。当系统启动时，CPU首先从复位地址0x0处读取启动程序代码，完成系统的初始化后，为提高系统的运行的速度，程序代码通常装入到SDRAM中运行。在S3C2410X片内具有独立的SDRAM刷新控制逻辑电路，可方便地与SDRAM接口。

常用的SDRAM芯片有16位的数据宽度、工作电压一般为3.3 V，主要生产厂商有HYUNDAI、Winbond等。下面以HY57V561620为例说明它与S3C2410X的接口方法，并构成32 MB×32位的主存系统。HY57V561620存储器是4组×4 MB×16位的动态存储器，工作电压为3.3 V，其封装形式为54引脚TSOP，兼容LVTTL接口，数据宽度为16位，支持自动刷新，引脚功能如下。

●　CLK：CKE时钟使能。

● ：片选。

●　BA0、BA1：组地址选择。

●　A12～A0：地址总线。

● ：行地址锁存。

● ：列地址锁存。

● ：写使能。

●　LDQM、UDQM：数据I/O屏蔽。

●　DQ15～DQ0：数据总线。

●　VDD/VSS：电源/地。

●　VDDQ/VSSQ：电源/地。

●　NC：空。

两片HY57V561620芯片可组成32 MB×32位SDRAM存储器系统，其片选信号 接 S3C2410X的nGCS6引脚。

由于SDRAM的运行频率往往比较高，因此在进行电路设计时需要注意以下一些问题：

●　所有的地址线和控制信号线长度最好相当；

●　所有的数据线走线长度最好相当；

●　在地址线和控制线输出端上可以串接入小电阻以使系统更稳定。

3 ．DDR SDRAM

随着处理器主频的提高，SDRAM的速度也逐渐成了限制系统性能的瓶颈。在基于中、低端嵌入式微处理器中一般采用SDRAM存储器，而在目前嵌入式高端微处理器中已经开始应用DDR SDRAM。考虑到现在DDR（Double Date Rate）技术已经占据了内存技术的主流，因此我们介绍一下DDR内存技术。

1）DDR内存结构

DDR内存的结构框架基本上是与SDRAM相同的，许多命令也相互兼容，甚至可以说DDR内存技术完全就是基于SDRAM技术。并在后者基础上做了一些改进得到的，但是使用DDR内存技术还是会给性能带来一个明显的提升。现在，许多高端的嵌入式处理器已经开始大量支持DDR内存接口，如PowerPC处理器和Intel公司用于网络处理的IXP系列处理器。简单来说，DDR内存的峰值读写速度可以达到输入时钟速率的2倍（SDRAM是1倍）。

这样的性能提升是靠一种叫2n-prefetch（2倍预取）的技术实现的，即在内存芯片内部的数据宽度是外部接口数据宽度的2倍。这样基于同样的SDRAM技术，芯片内部就可以获得2倍的带宽。然后，将这样的数据再分别在时钟的上升沿和下降沿同时以外部数据宽度输出；同时，为了保证在高速运行时的信号完整性，DDR内存技术还采用了差分输入的方式。总地说来，DDR内存采用了更低的电压、差分输入和双倍数据速率输出等技术。

2）DDRII内存结构

在DDR内存技术的基础上，业界又推出了新一代内存标准DDRII内存。我们在DDR内存技术中可以了解到其性能比SDRAM提升的重要原因就是采用了2n-prefetch技术，而DDRII内存就是在这个基础上进一步采用了4n-prefetch技术。DDRII内存中的存储单元的数据宽度是外部接口数据宽度的4倍，因此可以以4倍的速率提供数据流。例如，同样采用133 MHz主频的存储单元，在SDRAM技术下，其I/O端口也是133 MHz，可在每个时钟上升沿输送数据，峰值传输能力为133 MHz；在DDR内存技术下，其I/O端口时钟主频虽然也是133 MHz，但可在每个时钟的上升沿和下降沿同时传输数据，其峰值传输能力为266 MHz；而在DDR II内存技术下，其I/O端口时钟主频提高到266 MHz，并可在每个时钟的上升沿和下降沿同时传输数据，其峰值传输能力为532 MHz。

4 ．NAND Flash存储器接口设计

在本节的设计中，使用了NAND Flash作为辅助存储器，它不仅可以被用来存储系统的引导程序代码，更重要的是它还可以存储系统应用程序文件（类似于台式PC的磁盘）。NAND Flash器件结构的一个特点，就是不同型号、不同容量的器件其封装引脚基本上是相同的。这个特点特别有利于模块化的设计，对于将来更换不同容量的器件，只需要改变驱动软件即可，而硬件不需要改动。

K9F1208U是三星公司的一款NAND Flash芯片，容量是64 MB，芯片内的读和写都以页为单位，擦除则以块为单位进行操作。K9Fl208U的地址通过8位端口传输，这样可节省引脚的数量，并能够保持不同密度器件引脚的一致性，系统可以在电路不进行改动的情况下升级为高容量存储器件。该芯片的工作电压为3.3 V，采用48引脚TSOP封装。

K9F1208U的主要引脚功能如下。

●　I/O0～I/O7：数据输入输出。

●　CLE：命令锁存信号。

●　ALE：地址锁存信号。

● ：片选信号。

● ：读有效信号。

● ：写使能信号。

● ：写保护信号。

● ：就绪/忙信号。

●　VCC：电源3.3 V。

●　VSS：地。

●　NC：空引脚。

NAND Flash存储器接口引脚一般分为三类，即数据引脚、控制引脚和状态引脚，其中数据引脚高度复用，既用作地址总线，又用作数据总线和命令输入信号线；接口引脚中有8 个I/O数据引脚（I/O0～I/O7），用来输入/输出地址、数据和命令；控制信号引脚有5个，其中CLE和ALE分别为命令锁存使能引脚和地址锁存使能引脚，用来选择I/O端口输入的信号是命令还是地址， 分别为片选信号、读使能信号和写使能信号。状态引脚 表示设备的状态，当数据写入、编程和随机读取时，处于 高电平表明芯片正忙，否则输出低电平。

K9F1208U通过CLE和ALE信号线实现I/O口上指令和地址的复用。指令、地址和数据都通过拉低 从I/O口写入器件中。有一些指令只需要一个总线周期完成，如复位指令、读指令和状态读指令等；另外一些指令，如页写入和块擦除，则需要2个周期，其中一个周期用来启动，而另一个周期用来执行。

NAND Flash存储器K9F1208U与S3C2410X微处理器接口如图2-7所示，方框内部的符号表示K9F1208U芯片的引脚信号，外部符号表示是所连接的S3C2410Z芯片的信号线。K9F1208U的引脚与分别与S3C2410X的ALE和CLE引脚相连，K9F1208U的WE、ALE、CLE、CE、RE和R/B引脚分别与S3C2410X的nFWE（G15）、ALE（G14）、CLE（H12）、nFCE（G17）、Nfre（G16）和RnB（R13）引脚相连，K9F1208U的数据输入输出线[IO7～IO0]分别与S3C2410X的[DATA7～DATA0]引脚相连，利用这8位数据信号线来传输用于控制K9F1208U芯片的命令、地址和数据。其他控制信号引脚也分别与S3C2410芯片对应的引脚相连。

分析和了解了具体的S3C2410Z芯片支持NAND Flash接口部件后，还要完成对NAND Flash的编程操作，必须根据具体的NAND Flash芯片的命令格式以及操作流程编写操作程序。

5 ．NOR Flash存储器接口设计

NOR Flash是另一类常用的非易失性存储器，在嵌入式系统中常用来作为存储系统的引导程序，其特点是读出速度较快，但其单片容量相对较小，写入速度慢，且价格较贵。因此，比较适合用于小代码的存储。NOR Flash存储器芯片的接口特性类似于SRAM，与微处理器的接口电路相对于SDRAM类存储器、NAN Flash类存储器的接口来说较为简单。图2-8是1 MB×16位容量的NOR FIash芯片。由于该芯片是16位的数据宽度，地址是半字对准的，因此该芯片的地址线A0始终接地。

下面以SST39VF1601存储芯片为例，简述其NOR Flash存储器与S3C2410X微处理器构成1 MB×16位存储器系统的接口电路设计。

SST39VF160采用48引脚TSOP封装或TFBGA封装，16位数据宽度，以字模式（16位数据宽度）的方式工作。芯片的在系统编程和编程操作仅需3.3 V电压，通过命令可以对芯片进行编程（烧写）、擦除（整片擦除和按扇区擦除）以及其他操作。SST39VF160主要引脚功能介绍如下。

● ：片选为低电平时芯片才能工作。

● ：输出使能，用于片内4个组选择，低电平有效。

●　A19～A0：地址总线。

● ：写使能，使能写信号和允许列改写，低电平有效。

●　D15～D0：数据总线数据输入/输出引脚。

●　VDD：电源3.3 V。

●　VSS：地。

●　NC：空引脚。

图2-8中， 与处理器nOE相连； 与处理器nWE相连；地址总线[A19～A0]与 S3C2410X的地址总线[ADDR20～ADDR1]相连（注意：因为是16位的存储器系统，半字对齐，所以S3C2410X的A0不用相连）；16位的数据总线[D15～D0]与处理器的低16位数据总线[XDATA15～XDATA0]相连。