如果nXBREQ被拉低，处理器会通过拉低nXBACK响应。如果nXBACK＝L，地址/数据总线和存储器控制信号都处在高阻状态，如图3-4所示。如果nXBREQ没被拉低，nXBACK也将处于高电平状态。
图3-3 S3C2440外部nWAIT时序图（假设Tacc=4）
图3-4 S3C2440A nXBREQ/nXBACK时序图 cIryeU3V5CH2Q0WLzcZJ+hDgBwOsNBlAq66SrgwAxbjh4g6OpM1IzpIp43mqUyxo
