1.6.2 最小系统连接

图1-8 显示了所有MC9S08AW60 系列在实际应用系统中的最小系统引脚连接。如果选用内部时钟，则无须外接 C ₇ 、 C ₈ 、 R ₈ 、 R ₉ 、 Y ₂ 等外部器件；对于EMC敏感的应用，建议在RESET#和IRQ引脚外接如图 1-8 中所接的RC滤波网络。所有基于MC9S08AW60 单片机的应用系统的硬件电路，都可以在此基础上进行扩展。本书中后续章节的电路图有时限于篇幅，并未画出完整电路，但是它们均包含了此处的最小系统电路。

1.6.2.1 电源（V _DD 、2×V _SS 、V _{D DAD} 、V _SSAD ）

V _DD 和V _SS 是MCU的主电源供电引脚，供电电源范围为 2.7～5.5 V。这组电源为所有的I/O缓冲电路和内部的电压调节器供电。内部的电压调节器又调节出一个低电压送给CPU和MCU内部其他模块。

通常在应用系统中给电源引脚连接两个独立的电容，这时需要选用一个大容量的电解电容（例如 10 µF的钽电容）和一个 0.1 µF的陶瓷旁路小电容，其中大电容为系统提供大量储能，小电容的放置要尽可能靠近V _DD 和V _SS 电源引脚以抑制高频噪声。MC9S08AW60还具有第 2 个V _SS 引脚，这个引脚需要通过一条低阻抗连线连接到系统的地平面或者主要V _SS 引脚。

V _DDAD 和V _SSAD 是MCU的模拟电源供电引脚，这组电源给ADC模块供电。要用尽可能靠近模拟电源引脚放置一个 0.1 µF的陶瓷旁路小电容来抑制高频噪声。

1.6.2.2 晶振（XTAL、EXTAL）

复位之后，MCU使用一个内部生成的时钟源（自供时钟模式，Self-Clocked Mode），其频率 f _{S elf_reset} 等于 8 MHz左右。此时钟源在复位启动期间使用，还可以配置为Stop模式恢复时的时钟源，这可以避免长时间的晶振启动时延。这种MCU还包含一个可调整的内部时钟生成器（ICG，Internal Clock Generator），有关ICG详尽描述，请参看第 6 章。

XTAL和EXTAL引脚的晶振幅度被加以一定限制，以降低晶振功耗，典型地，这些引脚具有 1V峰峰值信号。在噪声较大环境中，可以设定HGO为 1 以允许轨到轨（Rail to Rail）幅度输出。

通过寄存器ICGC1 中的RANGE位可以选择两种外接晶振频率范围：32～100 kHz的低频范围（RANGE=0）或者 1～16 MHz的高频范围（RANGE=1）。

图 1-8 中， R ₈ 和 R ₉ 应该使用低电感特性电阻，如碳合成电阻。线绕电阻和一些金属薄膜电阻则具有较大的电感。 C ₇ 和 C ₈ 通常也要采用专门用于高频应用的高品质陶瓷电容。 R ₉ 用于提供一个偏置路径，使得EXTAL在晶振启动过程中处于线性范围，典型值为 1～10 MΩ。 C ₇ 和 C ₈ 典型值在 5 pF到 25 pF范围。

1.6.2.3 复位（ RESET ）

RESET是一专用复位引脚，具有内部上拉电阻，它具有输入迟滞缓冲器和高电流输出驱动器，但没有输出摆率（Slew Rate）控制。上电复位POR（Power-On Reset）和低电压复位（Low Voltage Reset）使得外部复位电路不再是必需的。这个引脚通常被连接到背景调试（BDM，Background Debug Mode）标准 6 引脚连接器上，这样开发系统可以直接复位MCU系统。可以通过一个简单的开关接到地构成手动外部复位，如图 1-8 中的按键SW2。

只要出现复位（无论是外部信号还是内部系统引起）， RESET复位引脚会变低大约 34个总线周期后释放，然后再采用 38 个总线周期以判断引脚是否返回到 1。如果复位是由于内部复位源诸如低电压复位或看门狗溢出引起的，那么它们还要等到引脚返回 1 才结束复位。复位电路通过设定系统控制和状态寄存器SRS中的相应位的状态，记录了引起复位的原因。

在EMC敏感的应用中，建议在此引脚外接如图 1-8 中所示的RC滤波网络。

1.6.2.4 背景/模式选择（BKGD/MS）

在系统复位期间，BKGD/MS引脚作为一个模式选择引脚，系统复位之后，引脚可以立即作为背景引脚用于背景调试通信。BKGD/MS引脚具有内部上拉电阻、输入迟滞缓冲器、标准输出驱动器，没有输出摆率控制。

如果该引脚没有任何连接，在复位信号的上升沿MCU进入正常工作模式。如果调试系统连接了一个 6-pin的标准背景调试头，它会在复位信号的上升沿保持BKGD/MS引脚为低，强制MCU激活背景调试模式。

BKDG引脚主要用于和背景调试控制器（BDC，Background Debug Controller）通信，它使用一种定制的协议：每位占用的时间为目标MCU的 16 个BDC时钟周期。目标MCU的BDC时钟要和总线时钟一样快，因此不能有任何容性负载连接到BKGD。

尽管BKDG引脚是一个伪漏极开路输出（Pseudo Open-Drain）引脚，背景调试通信协议还是提供了简短指令、有效驱动、高加速脉冲来确保快上升时间，电缆上的小电容和内部上拉电阻的值都不会成为决定BKDG引脚上升和下降时间的因素。

1.6.2.5 ADC电源参考（V _REFH 、V _REFL ）

V _REFH 和V _REFL 是ADC模块的参考高电源和参考低电源的输入引脚。

1.6.2.6 外部中断引脚（IRQ）

IRQ引脚既是IRQ中断的输入引脚，也是BIH和BIL指令的输入引脚。如果不允许IRQ功能，这个引脚没有其他功能。当IRQ引脚被配置为IRQ输入、上升沿触发时，内部下拉电阻取代上拉电阻被允许。在EMC敏感的应用中，可在IRQ引脚上使用外部RC滤波网络，如图 1-8 所示。

1.6.2.7 通用I/O和外围模块端口

剩余引脚复用通用I/O功能和片内外围模块功能，例如定时器和串行I/O系统。在复位之后，所有这些引脚都被配置为不带上拉电阻的高阻抗通用输入引脚。

注意： 为了避免悬空的输入引脚而产生外电流损耗，应用程序中的复位初始化子程序要么允许片内上拉电阻，要么改变未使用的引脚的方向为输出，这样引脚就不再悬空。

有关这些引脚作为通用I/O引脚的描述，请参看第 7 章。关于这些引脚如何和片内外为模块功能复用的信息，如表 1-10 所示。

当片内外围模块正在控制一个引脚时，尽管外围模块通过控制引脚输出缓冲器允许来控制着引脚的方向，但是数据方向控制位还是决定着读取端口数据寄存器时的读取内容。参见第 7 章获得更多详细说明。

只要引脚是作为输入的，即使引脚已被片内外围模块控制，每个输入引脚的上拉允许位还是控制着是否允许片内上拉。当PTD7、PTD3、PTD2 和PTG4 引脚被KBI模块控制，并被配置成上升沿/高电平触发，引脚的上拉允许控制位允许的就是下拉电阻而不是上拉电阻。

注意： 当一个复用功能首次被允许时，可能会向模块产生一个虚假的边沿，用户软件应该在允许模块中断之前把相应的标志位清零。表 1-10 显示了如果同一引脚允许多种功能时的优先级。最高优先级的模块实际控制着引脚功能。如果在较低优先级功能已经被允许的情况下再选定同一引脚高优先级功能，那么可能会对低优先级模块引起虚假边沿。建议在允许引脚的其他模块功能之前把所有引脚复用的功能都禁止。