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Allegro SPB 16.3 全称是“Cadence Allegro Silicon Package Board 16.3”，简称为“Cadence SPB 16.3”，或“Allegro SPB 16.3”。Cadence Allegro产品自15.7版本以后采用L、XL和GXL来分等级，GXL性能最强；Allegro SPB 16.3也同样分为L、XL和GXL共3个等级。
Allegro SPB 16.3增加了与Flex Design相关的功能，并且强化了HDI检查及其相关功能，使其得到更完善的支持；另外还增加了3D显示效果，可方便地应用在HDI及结构检查方面。在设计规则方面增加了对High Speed和DFM的设置，进一步完善了整个设计的检查。
在布线设计中，大多数情况下拐角都是曲形的，通常希望走线的方式与板的外框或已存在的连线保存一致。Contour Lock功能可以在单线和多线两种模式下使用，引导走线与route keepin或相邻走线保持一致性，如图1-1所示。
图1-1 Contour Lock功能
Slide命令为编辑曲线拐角走线增强了如下功能。
（1）改变圆弧曲率，如图1-2所示。
（2）转换尖角为圆弧，如图1-3所示。
（3）滑动圆弧与直线的连接。
（4）选中直线段时，与其相邻的圆弧自动被选中。
（5）连线到Pin或过孔时可以选择进入角度，如图1-4所示。
图1-2 改变圆弧曲率
图1-3 转换尖角为圆弧
图1-4 进入过孔角度
新增Multi-Line Generator功能，参数设置如图1-5所示。
图1-5 Multi-Line Generator功能
操作与群组走线类似，但允许在无连接关系的空白处走线，并可以设置走线数目、线宽和线距等，在找到预期的走线方式后即可将这些走线连接到对应的Pin/via上。
如图1-6所示。
图1-6 过孔列表
图形化界面能清楚地显示各种类型的via在板中的堆叠情况，可以通过“Draw Option”按钮自定义via的显示情况，如color、layer visibility和tool tips等。
Via List DRC可以控制区域内允许使用的过孔种类，如图1-7所示。
例如，BGA封装扇出需要使用较小过孔，可以利用该功能实现。
图1-7 Via List DRC
在使用HDI设计时在新版本中增加了对via之间的堆叠控制，只允许microvia与microvia之间的堆叠设置，其界面如图1-8所示。
图1-8 Microvia堆叠界面
删除因工程变更而产生的无用的stacked vias，以减少stub（残桩）对信号的影响，如图1-9所示。
图1-9 删除无用的堆叠
3D环境支持多种显示方式、视角和显示效果，通过滑动鼠标可以直接控制放大、移动和翻转等，如图1-10所示。
图1-10 3D显示
High Speed Constraint Driven Flow的主要功能如下。
（1）差分对动态相位控制
新版本中使用了动态相位（Dynamic Phase）检查技术，检查差分对路径中每个转角之间造成的路径差异。以控制整个差分对路径正负信号之间的相位偏移，使其不超过规定值。
（2）Match Vias Constraint（Performance L）
增加了net上via数目是否相等的规则检查。
（3）Max Via Constraint update（Xnet behavior）
Max Via Constraint可以将组成Xnet的net分开检查。
Component Placement Applications的主要功能如下。
（1）Placement Replication enhanced to support Interconnects （L）
Placement replication新增层的复制。
（2）Moving Replicated Circuits as a Group
可以将Replicated Circuits作为一个Group来移动。
（3）Locking the Circuits
可以锁定群组，防止移动时单独移动某个零件。
（4）Aligning Modules and Replicated Circuits
增强对齐功能，不仅支持零件的对齐，还支持Modules和Replicated Circuits的对齐。
（5）Update Replicated Circuits
可以利用Update Replicated Circuits一次更新所有的Replicated Circuits。
（6）ECO Changes to Circuits
对于logic上的工程变更，需重新建模组，然后通过Place replicate apply放置。
（7）Disband Replicated Circuits
Disband Group可以将database中作为一个整体的group/module解散。
（8）Move Components one grid unit with Arrow Keys（L）
增加了零件位置的微调功能，能实现小范围内移动零件。
Etch Edit Productivity Enhancements的主要功能如下。
（1）Enhanced Pad Entry
改善走线与焊点间的连接，同时避免产生尖角，确保走线与焊点边界保持垂直或非锐角连接方式。
（2）Resize Differential Pair Line and Gap（Early Adopter）（XL）
差分对走线完成后修改其走线规则时减少调整的工作量，并以互动方式显示已存在的线宽和线距信息。
General Productivity Enhancements的主要功能如下。
（1）Drawing Origin Display
可直接以一个带十字形的圆圈标识出图纸原点。
（2）Show Measure Any Layer
增加了对不同层面对象的测量。
（3）Logic Retention on Vias
为降低串扰，在电源和地线上加一些连接过孔，当发生ECO变更时这些过孔的信号名称不变。
Design for Manufacturing的主要功能如下。
（1）Pastemask Clearance DRC
增加了对锡膏层安全间距的规则检查。
（2）Negative Plane Sliver DRC
增加了对负片plane sliver的检查。
Updates to DRC System的主要功能如下。
（1）支持多线程处理技术，可以提升DRC检查效能。
（2）增加了Pin to Route Keepout的规则检查。
（3）设置shapes_allowed属性允许Route keepout area中有shapes存在。
PCB设计的初学者应了解PCB设计的整个过程，这样有助于学习PCB设计。一般PCB设计可分为以下3个步骤。
此步骤主要是开始PCB设计前的准备工作。
（1）明确设计目标，规划PCB结构。
（2）准备器件的原理图封装库、PCB封装库和仿真模型库等。
每个元器件都必须有封装，如果要仿真，还需要有仿真模型。由于实际元器件的封装是多种多样的，所以如果元器件的封装库中没有所需的封装，则必须自己动手创建元件的封装并将其存放在指定目录下。
此步骤是整个PCB设计的核心部分，也是工作量最大的部分。
（1）原理图设计
PCB设计的最终目标是制作出满足使用要求的PCB电路板，原理图设计为这一目标服务。从某种意义上说，原理图设计是整个PCB设计成功与否的关键。原理图设计一定要确保产品的功能原理正确，并且在仿真的帮助下添加约束，然后LAYOUT工程师就会无误地设计出符合电路设计思想的电路板卡。
（2）创建原理图网表
绘制的原理图经检查无误后，可以生成送往Allegro的网表，网表是原理图与PCB板图之间的桥梁。网表文件包含3个部分，即pstxnet.dat、pstxprt.dat和pstchip.dat。
（3）创建机械设计图
设置PCB外框及高度限制等相关信息，产生新的机械图文件并保存到指定的目录下。
（4）读取原理图的网表
将创建的网表导入到Allegro软件中，以取得元器件的相关信息。
（5）设置PCB板的基本信息
开始布局布线之前需要设置PCB的板层、栅格间距、颜色及设计约束等。
（6）PCB布局
布局分为手动布局和自动布局两种方法，一般按原理图的功能顺序手动布局。
（7）PCB布线
布线也分为手工布线和自动布线，手工布线可以考虑到整个PCB的布局，使布线最优化，缺点是布线时间较长；自动布线可以加快布线速度，但会使用较多的过孔。有时自动布线的路径不一定是最佳的，所以经常需要把两种方法结合起来使用。
（8）放置测试点
在合适的位置放置测试点，以方便实现对电路的测试。
（9）顶层和底层铺铜
该步骤不是必须的，但建议为PCB板的顶层和底层铺铜。这样不仅可以加固电路板，防止翘曲。而且能够增强PCB板的屏蔽性，提高PCB的抗干扰能力。
（10）PCB约束规则检查
完成上述工作后，需要对PCB板设计图按设置的约束规则进行检查，确保无误。
此步骤的工作主要是PCB文档的输出。
（1）调整PCB板图文字
为使绘制的电路图清晰易懂，需要重新排列整个电路图的元器件序号，并使用Back Annotation命令更新在原理图中修改的元器件序号。在PCB板图上还要将元器件的序号与实际元器件对应，保证器件焊接正确；另外，还可以为PCB添加注释信息及公司LOGO等。
（2）输出光绘文件
该步骤可生成PCB的光绘文件，然后将这些文件发至PCB生产厂加工电路板。
（3）文档归档
产生电路板的相关报表，为后续工作人员提供必要的信息，常用的报表有元器件清单、电路板接口接线表，以及打印版的电路原理图和PCB板图等。