UltraScale结构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术，甚至更高的技术，同时还能从单芯片扩展到3D IC。

通过Xilinx Vivado设计套件的分析型协同优化方法，UltraScale结构可以提供海量数据的布线功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。

UltraScale架构不仅能解决系统总吞吐量扩展和时延方面的局限性，而且还能直接应对先进工艺节点上的头号系统性能瓶颈，即互连问题。UltraScale新一代互连架构的推出体现了可编程逻辑布线技术的真正突破。

Xilinx致力于满足从多Gb智能包处理到多Tb数据路径等新一代应用需求，即必须支持海量数据流。在实现宽总线逻辑模块（将总线宽度扩展至512位、1024位甚至更高）的过程中，布线或互连拥塞问题一直是影响实现时序收敛和高质量结果的主要制约因素。过于拥堵的逻辑设计通常无法在早期器件架构中进行布线；即使工具能够对拥塞的设计进行布线，最终设计也经常需要在低于预期的时钟速率下运行。而UltraScale布线架构则能完全消除布线拥塞问题。结论很简单：只要设计合理，就能进行布线。

表1.1给出了UltraScale结构的Kintex器件特性，表1.2给出了UltraScale结构的Virtex器件特性。下面将对UltraScale器件内部设计资源进行进一步说明，以帮助读者充分了解UltraScale器件所提供的设计资源。这样，在使用Vivado集成开发环境进行FPGA的设计时，可以更加充分高效地利用这些资源，从而进一步提高设计效率。