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3.8 设计时序仿真 |
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本节将对设计执行时序仿真。时序仿真和行为级仿真最大的不同点就在于时序仿真带有标准延迟格式（Standard Delay Format，SDF）的信息，而行为级仿真不带有时序信息。大家所知道的毛刺、竞争冒险等时序问题都会表现在设计时序仿真中。执行时序仿真的步骤如下所示。
第一步 ：在源文件窗口选择“test.vhd”或者“test.v”文件（取决于读者所选择的设计语言）。
第二步 ：在Vivado设计界面左侧的流程向导窗口内，找到“Simulation”选项并展开。
第三步 ：如图3.59所示，单击“Run Simulation”（运行仿真）选项。出现浮动菜单，执行菜单命令【Run Post-Implementation Timing Simulation】（运行实现后时序仿真选项）。Vivado开始运行实现后仿真程序。
图3.59 运行实现后时序仿真
第四步
：如图3.60所示，在其左侧一列的工具栏中，单击
（放大）按钮，对仿真模型局部放大，并且调整仿真波形在窗口中的位置，出现实现后仿真波形界面。
图3.60 实现后时序仿真波形图
思考题3.8： 请读者仔细观察图3.60中白色椭圆圈内的信号变化情况，说明毛刺是如何产生的。
提示
不同的逻辑量从输入到输出经过芯片内互连线传输延迟和逻辑门的翻转延迟，这些时间是不一样的，从图中看到延迟是ps。所以可以看到z[5:0]逻辑信号上有一个很小的过渡区域，也就是毛刺。
思考题3.9： 查阅相关资料，说明在FPGA内“关键路径”的定义，以及为什么关键路径对设计性能有很大的影响。在设计中，采取何种措施，缩短关键路径，以提高设计性能。
第五步： 退出实现后仿真界面。