本节将为该设计创建一个VHDL/Verilog设计文件。下面给出创建设计文件的步骤。

第一步 ：在“Sources”窗口下，单击按钮 ；或者单击鼠标右键，出现浮动菜单，执行菜单命令【Add Source…】；或者在Vivado主界面主菜单下，执行菜单命令【File】→【Add Source…】，弹出如图3.5所示的“Add Sources”（添加源文件）对话框。该对话框中，提供了下面的选项：

（1）Addor Create Constraints（添加或者创建约束）。

（2）Addor Create Design Sources（添加或者创建设计源文件）。

（3）Addor Create Simulation Sources（添加或者创建仿真文件）。

（4）Addor Create DSP Sources（添加或者创建DSP源文件）。

（5）AddExisting Block Design Sources（添加已经存在的块设计源文件）。

（6）AddExisting IP（添加已经存在的IP）。

在此选择“Add or Create Design Sources”选项。

第二步 ：单击图3.5中的【Next】按钮，弹出如图3.6所示的“Add or Create Design Sources”（添加或者创建源文件）对话框。

第三步 ：单击图3.6中的【Create File…】按钮，弹出“Create Source File”（创建源文件）对话框，如图3.7所示。

在该界面内，选择添加文件的类型和输入文件的名字。按下面参数进行设置：

（1）File type：VHDL（对于使用Verilog的读者选择Verilog）。

（2）File name：top。

（3）File location：Local to Project。

第四步 ：单击图3.7中的【OK】按钮。

第五步 ：在图3.6所示的对话框中，添加了top.vhd文件。

第六步 ：单击图3.6中的【Finish】按钮，弹出“Define Module”（定义模块）对话框，下面分VHDL和Verilog两个设计界面说明。

（1）VHDL定义模块对话框。

弹出如图3.8所示的“Define Module”（定义模块）对话框，按下面参数设置：

① 添加3个端口：a、b、z。

② 对于端口a，Direction：in。

③ 对于端口b，Direction：in。

④ 对于端口z，Direction：out，选中Bus（总线）所对应的复选框，MSB：5，LSB：0。

（2）Verilog定义模块对话框。

弹出如图3.9所示的“Define Module”（定义模块）对话框，按下面参数设置：

① 添加三个端口：a、b、z。

② 对于端口a，Direction：input。

③ 对于端口b，Direction：input。

④ 对于端口z，Direction：output，选中Bus（总线）所对应的复选框，MSB：5，LSB：0。

第七步 ：单击【OK】按钮，如图3.10所示，在源文件窗口中添加了top.vhd或者top.v文件。

第八步 ：双击源文件窗口的top.vhd文件或者top.v文件。打开设计模板，修改设计模板，并添加设计代码，见代码清单3-1和3-2。该设计中，两个输入逻辑量a和b，进行6种逻辑运算，产生6种逻辑结果送到z(5)～z(0)端口。

第九步 ：添加完设计代码后，保存设计。 ENkzvgnnACJbOrbuCAVxNPUmXRkeOHZsNX3Janpz6ug0WIBSKKBpQLAFWljxxMr7