图2.2给出了Vivado中的网表列表示例。在Vivado集成开发环境中，网表是对设计的描述，典型的网表由单元（Cell）、引脚（Pin）、端口（Port）和网络（Net）构成。图2.3给出了一个电路结构，其中：

（1）单元是设计单元。

① 设计模块（Verilog HDL）/实体（VHDL）。

② 元件库中基本元素（Basic Elements，BELs）实例，如LUT、FF、RAM、DSP等。

③ 硬件功能的类属技术表示。

④ 黑盒。

（2）引脚是单元上的连接点。

（3）端口是设计的顶层端口。

（4）网络用于实现引脚之间，以及引脚到端口的连接。