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2.1 Vivado系统级设计流程

图2.1给出了Vivado系统级设计流程。除了传统上寄存器传输级(RTL)到比特流的FPGA设计流程外,Vivado设计套件新提供了系统级的设计集成流程,这个新的系统级设计的中心思想是基于知识产权(Intellectual Propery,IP)核的设计。从图中可以看出:

图2.1 Vivado系统级设计流程

(1)Vivado设计套件提供了一个环境,用于配置、实现、验证和集成IP。

(2)通过Vivado提供的IP目录,就可以快速地对Xilinx IP、第三方IP和用户IP进行例化和配置。IP的范围包括逻辑、嵌入式处理器、数字信号处理(DSP)模块或者基于C的DSP算法设计。一方面,将用户IP进行封装,并且使封装的IP符合IP-XACT协议。这样,就可以在Vivado IP目录中使用它;另一方面,Xilinx IP利用AXI4互连标准,使得实现更快速的系统级集成。设计中,可以通过RTL或者网表格式使用这些已经存在的IP。

(3)可以在设计流程的任意一个阶段对设计进行分析和验证。

(4)对设计进行分析,包括逻辑仿真、I/O和时钟规划,功耗分析,时序分析,设计规则检查(DRC),设计逻辑的可视化,实现结果的分析和修改,以及编程和调试。

(5)通过AMBA AXI4互连协议,Vivado IP集成器环境使得设计者能够将不同的IP组合在一起。设计者可以使用块图风格的接口交互式地配置和连接IP,并且可以像原理图那样,通过绘制DRC正确的连接,很容易地将整个接口连接在一起。然后,将这些IP块设计进行封装,将其当作单个的设计源。可以在一个设计工程或者在多个工程之间进行共享,从而使用设计块。

(6)Vivado IP集成器环境是主要的接口,通过使用Zynq器件或者Microblaze处理器,创建嵌入式处理器设计。Vivado设计套件也集成了传统的XPS,用于创建、配置和管理MicroBlaze微处理器核。在Vivado IDE环境中,集成和管理这些核。如果设计者选择编辑XPS的源设计,将自动启动XPS工具。设计者也可以将XPS作为一个单独的工具运行,然后将最终的输出文件作为Vivado IDE环境下的源文件。在Vivado IDE中,XPS不能用于Zynq器件。取而代之的是,在Vivado IDE环境中,使用新的IP集成器环境。

(7)对于数字信号处理方面的应用,Vivado提供了两种设计方法。

① 使用Xilinx System Generator建模数字信号处理。

Vivado设计套件集成了Xilinx System Generator工具,用于实现DSP的功能。当设计者编辑一个DSP源设计时,自动启动System Generator。设计者可以使用System Generator作为一个独立运行的工具,然后将其最终的输出文件作为Vivado IDE的源文件。

② 使用高级综合工具(High-Level Synthesis,HLS)建模数字信号处理。

Vivado设计套件集成了Vivado HLS,提供了基于C语言的DSP功能。来自Vivado HLS的RTL输出,作为Vivado IDE的RTL源文件。在Vivado IP封装器中,将RTL的输出封装成IP-XACT标准的IP,在Vivado IP目录中变成可用。设计者也可以在SystemGenerator逻辑中使用Vivado HLS逻辑模块。

(8)Vivado设计套件中包含Vivado综合、Vivado实现、Vivado时序分析、Vivado功耗分析和比特流生成。通过使用下面方式之一:

① Vivado IDE。

② 批处理Tcl脚本。

③ 在Vivado设计套件的Tcl Shell。

④ Vivado IDE Tcl控制台下,输入Tcl命令。

设计者可以运行整个设计流程。

(9)设计者可以创建多个运行,用不同的综合选项、实现选项、时序约束、物理约束、设计配置进行实验。这样,可以帮助设计者改善设计结果。

(10)Vivado集成开发环境提供了I/O引脚规划环境,使得I/O端口分配到指定的封装引脚上,或者分配到内部晶圆的焊盘上。通过使用Vivado引脚规划器内的视图和表格,设计者可以分析器件和设计相关的I/O数据。

Vivado IDE提供了高级的布局规划能力,用于帮助改善实现的结果。将一个指定的逻辑,强迫放到某个芯片内的某个特殊的区域,即为了后面的运行,通过交互的方式,锁定到指定的位置或者布线。

(11)Vivado IDE使设计者可以在对设计处理的每个阶段,对设计进行分析、验证和修改。通过对处理过程中所生成的过渡结果进行分析,设计者可以提高电路的性能。在表示成RTL后、综合后和实现后,可以运行分析。

Vivado集成了Vivado仿真器,使得设计者可以在设计的每个阶段,运行行为级和结构级的逻辑仿真。仿真器支持Verilog和VHDL混合模式仿真,并且以波形的形式显示结果。设计者也可以使用第三方的仿真器。

在Vivado IDE内,在对设计处理的每一个阶段,设计者都可以对结果进行交互分析。一些设计和分析特性包括时序分析、功耗估计和分析、器件利用率统计、DRC、I/O规划、布局规划和交互布局和布线分析。

(12)当执行实现过程后,对器件进行编程,然后在Vivado lab工具环境中对设计进行分析。在RTL内或者在综合之后,很容易识别调试信号。在RTL或者综合网表中,插入和配置调试核。Vivado逻辑分析仪可以进行硬件验证,将接口设计成与Vivado仿真器的一致,两者共享波形视图。 Nr010u20YXFL7dQoHl6gLI/th/JHuUDkk9bJc5NZiRsxt2t8ZOHQruKQUqrqUlSf

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