3.1 信号完整性分析概述

从广义上讲，信号完整性指的是在高速电路设计中由互连线所引起的所有问题。研究信号完整性，可以根据信号的时域特性和频域特性，从时域和频域两个角度去研究。信号具备信号完整性，是指接收端能够接收到符合逻辑电平要求、时序要求和相位要求的信号。在系统互连的设计中，需要研究互连线、输送的信号、过孔及器件之间的相互影响。

对信号完整性的研究，可以归结为以下四类 [7] ：

（1）单一网络的信号完整性问题；

（2）两个或多个网络间的串扰；

（3）电源和地分配中的轨道塌陷；

（4）来自整个系统的电磁干扰和辐射。

从产生信号完整性的根源上考虑，可以将产生信号完整性的原因分为以下几个。

（1）信号上升时间变短。信号的上升时间变短，从频域的角度来看，信号所对应的频带宽度变大，信号所对应的最高截止频率变高。过高频率的信号在信号传输时，会从发送端经过器件的互连发送到接收端，过高频率的信号在传输的过程中会出现反射、串扰和色散等因素。从能量的角度考虑，高频部分的能量会过多消耗在传输路径上，从而导致接收端接收到的能量达不到阈值，不能达到进行正确逻辑判断的需求，从而导致了逻辑电平的传输错误。

（2）芯片的工作电压变低，噪声容限变小。随着芯片技术的发展，芯片的供电电压越来越低，相应芯片的噪声容限越来越小，噪声容限变小，导致信号在受到外部噪声干扰时，容易出现电平值的错误翻转。

（3）PCB器件布局及布线密度越来越高，寄生效应增强，串扰加大。随着现在对系统功能的要求越来越多，体积的越来越小，PCB布局和布线的密度不断加大，因为互连和器件的封装所带来的容性和感性的寄生效应越来越严重，加大了信号彼此之间的干扰，不仅同平面的信号和器件之间相互影响，相邻层面的信号之间的影响也越来越严重。

（4）电源与地噪声所带来的信号高低电平阈值范围的缩小。电源与地平面的噪声来源主要有VRM、CoreIO跳变带来的噪声、平面谐振噪声、临近电源耦合的噪声和其他耦合的噪声等。信号的传输需要有一个参考平面，当参考平面上有波动的噪声时，走线所参考的电势也相应会发生变化，即信号所呈现出的电平值是一个波动的范围。因为参考平面上噪声的存在，所以高低电平的阈值范围就会减小，甚至发生错误的翻转。又因为电源噪声的影响，使信号的噪声容限变小、时序容限变小，并带来一定的EMI干扰。因为噪声的影响带来的电源电压波动如图3-1所示，噪声引起的电源辐射如图3-2所示。

因此，在兼顾其他因素影响的情况下（PI问题）对信号的完整性问题进行研究，为实现信号的有效传输，需要保证信号波形的完整和信号时序的完整。我们所做的所有工作都是围绕这一根本性目标展开的。

信号完整性的问题，都可以用电压或电流的变化速度来衡量，即d V /d t 或d I /d t ，信号上升沿的时间越短，d V /d t 或d I /d t 的值就越大。对于d V /d t 或d I /d t 的有效理解，需要借助于对互连线阻抗的理解。如果能够对阻抗有深入的理解，把器件之间互连线的物理设计与互连线的阻抗联系起来，就可以在设计的过程中消除很多的信号完整性问题。在PCB设计的过程中，阻抗特性可以用来对信号完整性问题进行量化分析，能够从根本上对信号的完整性问题进行分析和处理。

对于四类信号完整性问题，为了保证信号的质量，在设计PCB走线时需要使信号在经过整个互连线时所感受的阻抗相同；为减小网络之间的串扰，应尽量加大走线之间的间距并使走线与其非理想的返回路径之间的互感最小；为了减小轨道塌陷的幅度，需要使电源/地路径的阻抗尽量减少，当阻抗较高不符合设计要求时，可以充分利用电源与地平面之间的耦合及添加相应的符合谐振特性的去耦电容，同时减小△ I 噪声；为减小电磁干扰，应尽量减小传输信号的带宽，并尽量使地阻抗达到最小；对于EMI，可以采取一定的屏蔽措施。

在进行高速PCB设计时，考虑到PCB设计的实际操作，在操作中需要考虑的主要因素有PCB叠层结构（PCB Layer Stackup）、阻抗（Impedance）、器件互连的拓扑结构（Interconnect Topologies）、延迟（Delay Matching）、串扰（Cross Talk）、时序（Timing）、电源完整性（Power Integrity）、电磁兼容和电磁干扰分析（EMC and EMI）。 0CTiT0tbQVaUWuVMOmVKnAWrokiwy6NrcqG+oNhnsdS6b45pqX2mZRvpKgAEfqHW