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在项目中EDA工具是每个工程师必不可少的好帮手，大大加快了设计进程，使用EDA工具不仅可以实现物理设计，而且还可以在此基础上进行仿真验证，从而提高了一半成功的概率。
目前来说，从市场占有率来看，主要有如下公司的PCB EDA设计工具：Cadence公司的Cadence Allegro系列、Mentor公司的MentorEE系列和PADS系列、Altium公司的Altium Designer系列、Zuken公司的CR系列和CADSTAR系列。
无论是哪家公司的EDA工具，所遵循的基本原理都是模型的建模，即将设计拆分成无数个小的元素，然后再统一整合。硬件系统的设计可以分为两个大部分：原理图设计和PCB设计。
1．原理图设计
原理图的设计是将各个IC及外围电路以满足一定逻辑关系进行连接。原理图的设计需要各个器件的逻辑符号Symbol（如图2-52所示），器件的逻辑符号又由引脚和符号框体组成。为进行原理图的设计，需要：①画出逻辑符号Symbol的框体（一般是长方体形状）；②根据Datasheet上器件引脚的属性在Symbol的框体上添加各个引脚，并配置引脚的属性，如电源引脚、地引脚、输入引脚、输出引脚、输入/输出引脚和时钟引脚等；③为了便于区分不同的器件，需要给器件添加参考编号和名称（参考编号是唯一的，名称是对逻辑符号的进一步说明）；④将建好的逻辑符号Symbol存库，并调入原理图编辑界面，进行电路设计。原理逻辑符号Symbol的组成如图2-53所示。
图2-52 逻辑符号Symbol
图2-53 原理逻辑符号Symbol的组成
2．PCB设计
PCB设计所采用的素材是与实际器件尺寸一一对应的符号。通过原理图的设计，已完成各个器件之间的逻辑关系，PCB的设计需要将各个部件摆放在合适的位置，并用真实的走线完成原理图设计时彼此连接的逻辑关系。
组成PCB的元素有元器件的真实物理封装、过孔、走线、大面积铜皮、板材（分为PP和Core）、丝印及符号、绿油等。
元器件真实物理封装的主要构成分为焊盘引脚（引脚编号与原理图逻辑符号的引脚编号一一对应）、封装的编号（与原理图的编号是对应的）、封装的框体丝印信息（一般与IC的外壳大小一致）、封装的装配信息。焊盘引脚是物理封装中最复杂的部分，SMD贴片类的焊盘引脚由TOP阻焊层（Soldermask_TOP）、TOP层焊盘和TOP加焊层（Pastemask_TOP）组成，SMD焊盘的结构如图2-54所示；PTH通孔类的焊盘引脚由TOP阻焊层（Soldermask_TOP）、TOP层焊盘、TOP加焊层（Pastemask_TOP）、BOTTOM阻焊层（Soldermask_BOTTOM）、BOTTOM层焊盘、BOTTOM加焊层（Pastemask_BOTTOM）及对应的钻孔数据构成（在出Gerber图纸时，如果PCB的各个层面为负片特性，则在通孔类焊盘建模时还需要添加Thermal Relief散热焊盘和Anti Pad隔离焊盘），PTH通孔类焊盘的叠层结构如图2-55所示。
图2-54 SMD焊盘的结构
图2-55 PTH通孔类焊盘的叠层结构
具备了原理图设计与PCB设计的素材，就可以分别进行原理图的设计和PCB的设计了，对PCB中各个元素的拆分虽然相对麻烦些，但是可以加深对PCB设计的理解，使PCB设计更具灵活性，真正做到设计的随心所欲。
Cadence在板级设计领域常用的版本有Cadence Allegro15.5、Cadence Allegro15.7、Cadence Allegro16.0、Cadence Allegro16.2、Cadence Allegro16.3、Cadence Allegro16.5和Cadence Allegro16.6，本书中以Cadence Allegro16.5进行相关说明。Cadence公司的板级EDA设计软件的电路系统设计流程，包括原理图设计，数字、模拟及混合电路仿真，FGPA可编程逻辑器件设计，布局、布线，PCB图及生产数据输出。Cadence Allegro集成信号完整性和电源完整性分析工具，从前到后提供了完整的输入、分析、板图编辑和工程图纸输出的全套流程。为了提升Cadence软件在信号完整性、电源完整性及EMC方面的分析能力，2012年7月2日，Cadence设计系统公司收购了Sigrity公司（Sigrity在业界领先的信号与功率完整性解决方案上保持着领先地位，提供了全面的分析与验证能力），为高性能、数千兆赫兹系统的高级和精确的信号功耗与热能的分析提供了可靠的解决方案，让高性能PCB系统的设计和验证更有保证，加快了产品的推出。
在进行PCB设计中，主要用到的功能模块如下。
（1）OrCAD Capture CIS：OrCAD Capture（其界面如图2-56所示）是Cadence Allegro的原理图设计工具。OrCAD Capture作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，其具有简单直观的用户设计界面。OrCAD Capture提供了完整的、可调整的原理图设计方法，能够有效应用于PCB的设计创建、管理和重用。不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB改版的原理图修改，还是用于设计层次模块，OrCAD Capture都能为设计师提供快速的设计输入工具。
图2-56 OrCAD Capture工作界面
（2）PCB Editor：PCB Editor是一个完整的PCB设计软件（其界面如图2-57所示）。PCB Editor为创建和编辑复杂、多层、高速、高密度的PCB设计提供了一个交互式、约束驱动的设计环境。
（3）PCB Router：CCT布线器。
（4）PCB Editor Utilities：主要包括Allegro封装库的开发、PCB设计数据库的修复和不同工具间数据格式的转换。
图2-57 PCB Editor工作界面
（5）Model Integrity：IBIS模型编辑与验证工具，其界面如图2-58所示。
图2-58 Model Integrity工作界面
（6）PSpice AD：基于Spice模型的电路原理仿真环境，工业标准的模拟、数字及模拟/数字混合信号仿真系统，具有仿真速度快、精度高、功能强大的特点。仿真库包含元器件种类丰富，数量众多，其目录下对应的仿真库如附录A所示。
（7）PCB SI：提供了一个高速集成的高速设计与分析环境，可提取信号网络的拓扑结构，并根据仿真信号的结果优化分析拓扑结构；可分析信号完整性分析中信号的反射和串扰等，找出信号走线上的阻抗不连续点；可分析相邻网络信号的crosstalk，从而避免因串扰引起的干扰（信号的干扰会包含多次谐波）；结合Cadence自身的PI工具可以进行电源平面目标阻抗的分析，进行去耦电容的位置、数量、种类的合理搭配。基于Cadence的PCB SI分析工具，可以进行约束驱动布局、约束驱动布线及布线后的物理检查与电气仿真的检查，其拓扑提取分析界面如图2-59所示。
图2-59 PCB SI拓扑提取分析界面
Sigrity是一家领先的信号与电源完整性技术供应商。Sigrity提供了丰富的千兆比特信号与电源网络分析技术，包括面向系统、印制电路板（PCB）和IC封装设计的独特的考虑电源影响的信号完整性分析功能。Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程，帮助系统和半导体公司提供高性能设备，应用千兆比特接口协议，如DDR和PCI Express。这种综合的解决方案将会让移动多媒体设备和云计算基础架构等新兴市场上的电子系统供应商客户受益。目前Cadence Allegro16.6还没有完美的集成Sigrity，现在只完成了初步的集成，在Cadence Allegro16.6中可以直接调用Allegro Sigrity16.6。
Sigrity安装包包含Speed2000、PowerSI、PowerDC、SystemSI、Broadband SPICE、T2B和OptimizePI等。其几个主要模块介绍如下。
（1）Speed2000是通用时域工具，是第一个也是现今唯一一个可以进行IC封装或PCB整板时域电磁仿真的时域分析工具，可以进行SI、PI和EMC等分析，其界面如图2-60所示。
图2-60 Speed2000工作界面
（2）PowerSI是先进的频域分析工具，可用于提取IC封装或PCB整板信号、电源的频域阻抗参数和S参数，还可以提取随频域变化的空间噪声的分布，其界面如图2-61所示。
图2-61 PowerSI工作界面
（3）PowerDC是高效准确的直流分析工具，可用于IC封装或PCB整板的直流压降分析、电流密度分析和过孔电流的分析，还可以进行电热协同分析，当VRM模块有Sense感应线时，还可以进行感应线位置的优化，在设计完成后，可以进行直流DRC检查，其图形工作界面如图2-62所示。
图2-62 PowerDC图形工作界面
（4）SystemSI是高速串并行信道通信的专业仿真分析工具，支持芯片的AMI模型和互连网络的S参数模型，能够仿真10Gbps以上系统的误码率（BER）指标。
（5）Broadband SPICE是宽频带、高精度的模型转换工具，可以方便地将N端口的网络参数综合成SPICE等效电路模型。
（6）T2B可以将SPICE模型转换成IBIS模型。
（7）OptimizePI是封装和PCB电源完整性分析及去耦电容优化设计工具，可用于给定目标阻抗情况下的最优成本优化，以及给定电容类型情况下的最佳性能优化，其图形工作界面如图2-63所示。
图2-63 OptimizePI图形工作界面
Mentor Graphics公司的产品线非常丰富，贯穿了行业的上下游，有DA、BA、DxDesigner、Design Capture和Design View 5个原理图输入工具；有Hyperlynx thermal、FloTHERM和FloTHERM pcb 3个热仿真软件；有ICX、ICXPro、Hyperlynx 3个信号完整性分析工具。本节仅讨论板级设计方面常用的，定位于高低端的两个产品线：Mentor EE和PADS。Mentor EE目前常用的版本是MentorEE2005SP3、MentorEE2007、MentorEE7.9.2、MentorEE7.9.3、MentorEE7.9.4和MentorEE7.9.5，本节以Mentor7.9.2为例进行功能阐述；PADS目前常用的版本是PowerPCB5.0、PADS9.0、PADS9.2、PADS9.3和PADS9.5，本节以PADS9.5为例进行功能阐述。
1．Mentor EE系列
Mentor EE系列采用业界最先进的AutoActive技术，实现了复杂设计的操作易用性和高级功能的单一环境的集成。AutoActive技术提供了无可比拟的手工布线性能及完全可定制的自动布线控制，其实时45°角无网格布线技术，可大大提高设计的可制造性和设计质量，缩短设计的时间。Expedition紧密集成的系统设计环境，使之与其他竞争对手区别开来。Expedition采用统一数据库和统一用户界面和设计规则，从而可消除完成一个设计需管理多种工具的困扰。数据的完整性从设计概念到生产数据的产生在整个设计流程中得到持续的维护，可奇迹般地缩短复杂ECO的时间，缩短整个设计时间，避免设计错误造成的昂贵代价。
Mentor EE主要包含的功能模块有DxDesigner原理图输入及集成开发环境、Library Manager库管理工具、Expedition PCB设计及自动布线工具、ICX。
1）DxDesigner原理图输入及集成开发环境
DxDesigner是原理图设计输入的完整解决方案（其工作界面如图2-64所示），包括设计创建、设计定义和设计复用。它能提供强大的原理图输入功能，实现PCB网表的自动转换，支持LMS（Library Management System）库管理系统，确保快速而方便地选择最理想、最便宜同时也是最容易采购的器件；DxDesigner支持层次化分页式模块化设计，方便实现设计复用，缩短设计周期；集成的仿真和高速电路分析环境确保概念设计阶段的电路功能和性能满足设计指标，从而减少失误导致的设计反复；设计数据集中管理确保企业内部从采购到生产各部门之间数据信息的高度一致性，进一步提高效率并降低失误。
DxDesigner的主要特点包括 [13] ：
●层次化的设计输入管理及设计复用；
●提供原理图视图功能；
●设计数据查询与交叉索引功能；
●支持多属性编辑及设计规则（包括物理规则和高速电气规则），高度集成的数字、模拟、数模混合仿真和高速电路分析环境；
●集成的LMS库管理及BOM清单生成；
●集成的数据管理，支持团队设计，设计数据的检入、检出、锁定及版本管理简单而便捷。
图2-64 DxDesigner原理图输入及集成开发环境界面
2）Library Manager库管理工具
Library Manager库管理系统（其工作界面如图2-65所示）是用来创建满足用户板级设计过程所有阶段要求的器件库。Library Manager模块实现对库的开发、维护、器件描述和建模的全过程并对库结构进行系统的管理，对原理图符号库、PCB封装库、焊盘库和IBIS模型库等都可以在Library Manager这个单一的集成环境中进行维护。
3）Expedition PCB设计及自动布线工具
Expedition PCB（其图形工作界面如图2-66所示）为设计师提供了一整套用于复杂PCB物理设计、分析和加工的可伸缩的工具，它将交互设计和自动布线有机地整合到了一个设计环境中。设计师可以定义所有设计规则，包括高速布线约束、创建板型、布局、交互布线和自动布线，直到加工文件生成。Expedition PCB没有任何设计规模的限制，没有层的限制、器件数量、网线数量和引脚数的限制，提供给设计师最大的设计空间。Expedition PCB的核心—获业界大奖的Auto Active自动布线器是基于形状的无网格布线器，布线速度极快，布线的可加工性首屈一指。它实现了真正的45°布线，并完全支持当今的各种复杂封装，如BGA、CSP、COB和微过孔、埋孔、盲孔等加工工艺。其器件放置后会推挤走线，走线会自动调整，大面积敷铜处理方法皆独一无二。与前端设计工具Design Capture、信号完整性分析工具有机结合，以及与标准DXF、IDF双向接口，Expedition PCB为电子设计师提供了复杂PCB设计的全线解决方案。
图2-65 Library Manager库管理工具界面
其主要特点 [13] 有：
●灵活的、可伸缩的PCB设计工具；
●设计规则驱动的交互、自动设计方法；
●支持各种复杂器件封装；
●真正的实时45°自动布线和交互布线；
●支持高速布线规则与布线。
图2-66 Expedition PCB图形工作界面
2．PADS系列
Mentor Graphics公司的PADS Layout/Router环境作为业界主流的PCB设计平台，以其强大的交互式布局、布线功能和易学易用等特点，在通信、半导体、消费电子和医疗电子等当前最活跃的工业领域得到了广泛的应用。PADS Layout/Router支持完整的PCB设计流程，涵盖了从原理图网表导入，规则驱动下的交互式布局、布线，DRC/DFT/DFM校验与分析，直到最后的生产文件（Gerber）、装配文件及物料清单（BOM）输出等全方位的功能需求，确保PCB工程师高效率地完成设计任务。
PADS按照其功能主要有原理图输入工具PADS Logic、PCB布局、布线工具PADS Layout/Router和仿真分析工具Hyperlynx [14] 。
1）原理图输入工具PADS Logic
PADS Logic（其原理图输入界面如图2-67所示）是PADS系列软件的原理图输入工具，是一个界面友好、操作简单、功能齐全的原理图设计环境。PADS Logic提供元器件库的管理、多页/层次式原理图设计、元器件与网络的浏览与检索、BOM输出和网表输出等一系列常规原理图设计功能。
图2-67 PADS Logic原理图输入界面
2）PADS Layout/Router
PADS Layout（其工作界面如图2-68所示）是一个复杂的高级PCB工具，是规则驱动的设计工具。PADS Layout是一个强有力的基于形状化和规则驱动的布局、布线工具，它采用自动和交互式的布线方法，以及先进的目标连接与嵌入自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。PADS Router是一个快速的交互式布线编辑器，它使用了功能强大的PADS Autorouter（BlazeRouter）算法，包括推挤、平滑布线、自动变线宽、焊盘入口质量和Plowing分等级的布线规则设置等。
3）仿真分析工具Hyperlynx
Hyperlynx（其仿真分析工具界面如图2-69所示）分为LineSim布线前仿真和BoardSim布线后仿真。
用LineSim 做布线前仿真，可以预测和消除信号完整性问题，如信号的反射、串扰等，根据得到的设计规则，有效地约束布局，根据走线的阻抗特性及供电平面的要求设计PCB的叠层结构。
图2-68 PADS Layout工作界面
BoardSim用于PCB设计完成后，验证设计中的信号完整性、电源完整性和电磁兼容性，在制板之前提前预知PCB设计中可能会出现的问题。
图2-69 Hyperlynx仿真分析工具界面
Zuken是另一家日本的EDA大鳄，其制造的高端产品是CR8000和CR5000，低端的叫CADSTAR。除了日资和与日本有业务往来的企业外，还有很多公司用Zuken的软件，如国内的一些研究所及一些老的电视机企业在用，LG在用，Nokia也在用。在CR5000的系统中，CR5000的原理图工具是SD（System Design），PCB工具是BD（Board Design）。因某些特殊的原因，该软件的普及率不如其他几款软件高。
Protel无疑是电子类专业学生最早接触的EDA软件了，在大部分大学里都有Protel软件的课程。Protel是早期的版本，目前在推的版本是Altium系列。Altium公司主推过的软件版本主要有如下几个：Protel99se、DXP2004、Altium Designer6.9、Altium Dsigner Summer9（分winter版和summer版）、Altium Designer10、Altium Designer13和Altium Designer14。
Altium Designer具有较好的软件集成环境，其基本功能包括原理图设计、电路信号的仿真、产生器件逻辑关系的网络表、PCB的设计和信号完整性的分析（如信号的过冲、下冲、阻抗和信号斜率等） [15] 。
相比Cadence与Mentor系列的EDA软件，Altium对设计的集成度相对要高，如在Altium中，不需要去关注焊盘的Soldermask和Pastemask层，在设计完成后，一般也不需要输出Gerber图纸，可以将设计的PCB源文件发给工厂（生成Gerber图纸的过程由厂家来完成）。由此，在新入手设计硬件PCB时，Altium是一个不错的选择。在众多PCB设计软件中，Altium Designer的3D视图是做得最具美感的，如图2-70所示。
图2-70 Altium Designer下PCB的3D视图
在PCB的设计中，物理封装库建模是一个很费时间的工作，不仅要参照Datasheet上的数据来进行建模，像各个封装的引脚、引脚彼此之间的距离、封装的装配信息、封装的独占区域（封装自己占有的一片区域）、封装的参考标号、封装第一引脚的标注、对于有极性的封装的正负极标注、尺寸较大封装的MARK光学定位点等，以上诸多的信息也需要一一添加。尽管我们仔细再仔细，但还是会有出错的时候。
在日常PCB设计中，除可以利用已经工程验证过的库外，还可以借助封装生成工具，来快速地进行封装建模。常见的封装生成工具有Ultra Libration、LPWizard和FPM。
1．Ultra Libration
Ultra Libration可以从TI的官网（http://webench.ti.com/cad/）得到。Ultra Libration是TI和Accelerated Designs为TI的客户提供的原理图逻辑封装和PCB封装的快速生成工具。生成的原理图Symbols支持的工具有Altium PCAD （importable by Altium Designer）、Cadence Allegro DE HDL（Concept）、Cadence Orcad Capture、Eagle、Mentor DxDesigner、Mentor Design Capture、Mentor Design Architect、Mentor PowerLogic、Target 3001和Zuken Cadstar；生成的物理封装Footprints支持的工具有Altium PCAD （importable by Altium Designer）、Cadence Orcad Layout、Cadence Orcad PCB Editor、Cadence Allegro、Eagle、Mentor Boardstation、Mentor PowerPCB（PADS）、Mentor Expedition、Target 3001和Zuken Cadstar。Ultra Librarian可以导入CAD/CAE格式的文件，生成符合IPC-7351标准的原理图Symbol封装和Footprint封装。
在使用时，只需要在网址输入IC的名称TPS51116，就可以找到对应的文件TPS51116_PWP_20.bxl，将TPS51116_PWP_20.bxl导入Ultra Libration，如图2-71所示，左边是生成的PCB Footprint，右边是将要生成的原理图Symbol，单击“Export to Selected Tools”按钮即可生成相应的封装。
图2-71 Ultra Libration导入bxl格式的文件生成对应的封装
2．LPWizard
LPWizard目前在MentorGraphics PADS9.5中已经被集成为软件的一部分，它也可以单独安装使用。采用LPWizard同样可以生成符合IPC-7351标准的原理图Symbol封装和Footprint封装。LPWizard支持的封装计算内容包含（如图2-72所示）SMD Calculator、PTH Calculator、Connector Calculator、Hole Size Calculator、Hole Pad Stack Calculator、Via Calculator和Convert Units。
图2-72 LPWizard支持的封装计算内容
（1）SMD Calculator可以计算的封装包括Aluminum Electrolytic Capacitor、Ball Grid Array（BGA）、Ceramic Flat Pack（CEP）、Column Grid Array（CGA）、Ceramic Quad Flat Pack（CQFP）、Chip、Chip Array、Crystal、Dual Flat No-lead（DFN）、Diode，Side Concave、Land Grid Array（LGA）、Leadless Chip Carrier（LCC）、Metal Electrode Face（MELF）、Molded Body、Oscillator、Plastic Leaded Chip Carrier（PLCC）、Quad Flat No-lead（QFN）、Quad Flat Pack（QFP）、Small Outline Package（SOP）、Small Outline Diode（SOD）、Small Outline Diode，Flat Lead（SODFL）、Small Outline J-lead（SOJ）、Small Outline No-lead（SON）、Small Outline Transistor、Flat Lead（SOTFL）、Small Outline Transistor（SOT23 type）、Small Outline Transistor（SOT143 type）、Small Outline Transistor（SOT223）和Transistor Outline（TO）。封装样式如图2-73所示。
图2-73 SMD Calculator可以计算的封装样式
图2-73 SMD Calculator可以计算的封装样式（续）
图2-73 SMD Calculator可以计算的封装样式（续）
（2）PTH Calculator可以计算的封装包括Axial Lead、Dual-in-Line Package（DIP）、Dual-in-Line Socket、Mountling Holes、Oscillator、Pin Grid Array（PGA）、Radial Lead、Single-in-Line Package（SIP）、Test Point、Transistor Outline（Flange Mount）、Transistor Outline（Cylindrical）和Wire。封装样式如图2-74所示。
图2-74 PTH Calculator可以计算的封装样式
图2-74 PTH Calculator可以计算的封装样式（续）
（3）Connector Calculator可以计算的封装包括D-Stub Connector（DB）、Header、Modular Jack（RJ）、Shrouded Header和USB type A and B Connector。封装样式如图2-75所示。
图2-75 Connector Calculator可以计算的封装样式
图2-75 Connector Calculator可以计算的封装样式（续）
LPWizard支持的EDA工具包含Allegro、Orcad PCB Editor、Board Station、Expedition、PADS Layout和PADS Layout ASCII。采用LPWizard时，根据要自动创建的封装类型，选择合适的封装样式，输入Datasheet上的对应尺寸，利用Wizard的引导创建对应的封装，如图2-76所示。
图2-76 LPWizard自动生成封装图示
3．FPM
FPM封装生成器是由一个fpmontreal的网友开发的Allegro封装生成器，简洁易用，是用Allegro进行PCB设计的良好帮手。FPM生成的封装符合IPC-7351标准，封装类型超过3000多种，包含球栅阵列封装（BGA）、贴片铝电解电容、片状元件（电阻、电感、无极性电容、有极性电容、方形有引线电容、发光管）、片状网络元件（电阻排、电容排）、平面栅格阵列（LGA）、圆柱形表面组装器件（MELF）、Molded Body（MLD）、晶振（OSC）、四侧无引脚扁平封装（QFN）、四侧引脚扁平封装（QFP）、小外形封装IC（SOIC）、小外形二极管封装（SOD）、小外形J型引脚封装（SOJ）、小外形无引脚封装（SON）、小外形封装晶体管（SOT）、晶体管外壳（TO）、按键类、通用连接器、安装孔、定位孔、通孔类元件、焊盘类和自定义封装。FPM Allegro封装生成工具如图2-77所示。
图2-77 FPM Allegro封装生成工具
CAM350是可制造型分析工具，提供完整的从设计到生产的PCB流程，保证了复杂的设计工程数据能快速有效地转换到可实际生产的PCB制作文件中，并保证设计数据的正确性，成功完成数据的流畅转换和检测。
PCB设计完成，出Gerber图纸后，在将图纸发给工厂前，需要在CAM350里对图纸做进一步的检查。在工厂里，厂方会根据该厂的生产工艺，对提供的图纸根据自身的生产工艺修正后，为生产的各工序提供某些生产工具（如菲林、钻带等），以便使生产的PCB符合设计的要求。
CAM350的主要功能如下。
●支持多种输入/输出格式（如CAD数据、ODB++、Gerber、IPC-356、Excellon、DXF、Sieb及Myers等）。
●提供了双向的 AutoCAD 和 DXF数据支持。
●设计规则检查，检查包括各类间距、环状线、铜箔面积计算，以及网表对比等。
●优化设计文件、添加泪滴、网表提取、丝印检查等。
●Basic NC Editor通孔编辑功能、钻孔工具定义、铣边路径、改变提刀点。
●快速拼板功能，制作PCB的阵列，适应生产要求。
●Quote Agent生成精确的制造工艺要求清单。
●交互查看Cross-probe。
●在CAM350中检查到的错误，同时在CAD 工具中高亮显示（Allegro和PADS），这样就可以方便快速地发现和修改错误。
●网络表对比图形化。
●增强了网表比较功能，不仅产生文字报告，并允许用户以图形化方式查看错误。
●批量规则检查Streams Rule Check。
●用户可以定义DRC、DFF 和网表比较等一系列的校验步骤，单击一个按钮就可以执行所有这些检测，也可以在其他的设计中重复调用这些检测。
●DFF Audit：在设计进入生产之前，分析PCB 设计中的蚀刻缺陷、狭长的铜箔条和阻焊条、焊接搭桥、热焊盘阻挡等其他问题。
●Advanced NC-Editor：允许处理 PCB 设计中的钻孔和铣边数据。添加钻孔采样数和铣刀路径，还有高级的NC记录程序，如钻字、铣圆、操作者信息和定位孔等。
●快速拼板Panel Editor：强大的拼板工具，为用户提供调用标准的拼板模板和定制自己的模板的功能。
●Flying Probe Editor：飞针测试，需要的数据可以通过强大的图形化编辑器和过滤选项快速提取，需要的数据如有网络、测试点，以及相互间距信息。
●Bed-of-Nails Editor：针床编辑器，用来创建单面的或双面的测试夹具所有必要的文件，图形化的编辑界面和过滤选项使用户可以轻松地交互控制测试点等信息。
●Reverse Engineering：CAM350独有的反向工程功能，允许用户把Gerber图形数据转换为包括NET、REFDES和属性的智能CAD数据。
CAM350图形工作界面如图2-78所示。一般在完成PCB的Gerber图纸输出后，需要逐一检查TOP层电气走线层、BOTTOM层电气走线层、内层的电气走线层、内层的电源层、内层的地层、顶层的丝印层（SILKSCREEN_TOP）、底层的丝印层（SILKSCREEN_ BOTTOM）、顶层的阻焊层（SOLDERMASK_TOP）、底层的阻焊层（SOLDERMASK_ BOTTOM）、顶层的加焊层（PASTEMASK_TOP）、底层的加焊层（PASTEMASK_ BOTTOM）、钻孔数据（Drill和rou数据）和钻孔表与钻孔图等。
图2-78 CAM350图形工作界面
高频信号在传输线中传播时所遇到的阻力称为特性阻抗，该阻抗包含容抗、感抗与阻抗，已不是纯粹的欧姆电阻了。为了保证电路的性能，使信号在传输的过程中不发生发射现象，使信号保持完整，阻抗匹配是信号完整性设计中一个非常关键的设计。Polar Si9000是最常用的阻抗设计软件，该软件总共包含了93种阻抗计算模式，设计中常用的模式有6种，在设计时常选用无阻焊覆盖的模式。
Polar Si9000工作界面如图2-79所示，设计中常用的6种阻抗计算模式分别为Surface Microstrip1B（外层单端无阻焊模式）、Offset Stripline 1B1A（内层单端模式）、Edge-Coupled Surface Microstrip1B（外层差分无阻焊模式）、 Edge-Coupled Offset Stripline 1B1A（内层差分相邻层屏蔽模式）、Surface Coplanar Waveguide 1B（外层单端共面地）和Diff Surface Coplanar Waveguide 1B（外层差分共面地），如图2-80所示。
图2-79 Polar Si9000工作界面
图2-80 常用的6种阻抗计算模式
图2-80 常用的6种阻抗计算模式（续）
进行阻抗计算需要的参数有板厚、层数、信号层数、电源层数、基板材料、表面工艺、阻抗值、阻抗公差、铜厚和检验标准等；影响阻抗的因素有介质厚度、介电常数、残铜率、铜厚、线宽、线距和阻焊厚度等。在计算走线阻抗时，要根据走线所在的层合理选择走线的阻抗模型进行计算，如果是单端信号，一般需要从（a1）、（a2）、（a3）中选择相应的模型进行阻抗的计算；如果是差分信号，一般从（b1）、（b2）、（b3）中选择相应的模型进行阻抗的计算。
当采用覆盖绿油的阻抗计算模型时，常用的阻抗模型及对应的参数含义如下。
（1）外层单端：Coated Microstrip 1B，如图2-81所示。
图2-81 外层单端：Coated Microstrip 1B
H1：介质厚度（PP片或板材，不包括铜厚）。
Er1：PP片的介电常数（例如，板材为4.5，P片为4.2）。
W1：阻抗线上线宽（客户要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
C1：基材的绿油厚度（一般取0.8mil）。
C2：铜皮或走线上的绿油厚度（0.5mil）。
Cer：绿油的介电常数（一般取3.3mil）。
Zo：由上面的参数计算出来的理论阻值。
（2）外层差分：Edge-Coupled Coated Microstrip 1B，如图2-82所示。
图2-82 外层差分：Edge-Coupled Coated Microstrip 1B
H1：介质厚度（PP片或板材，不包括铜厚）。
Er1：PP片的介电常数（例如，板材为4.5，P片为4.2）。
W1：阻抗线上线宽（要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
S1：阻抗线间距（图纸原稿）。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
C1：基材的绿油厚度（一般取0.8mil）。
C2：铜皮或走线上的绿油厚度（0.5mil）。
C3：基材上面的绿油厚度（0.50mil）。
Cer：绿油的介电常数（取3.3mil）。
（3）内层单端：Offset Stripline 1B1A，如图2-83所示。
图2-83 内层单端：Offset Stripline 1B1A
H1：介质厚度（PP片或光板，不包括铜厚）。
Er1：H1厚度PP片的介电常数（例如，P片为4.2）。
H2：介质厚度（PP片或光板，不包括铜厚）。
Er2：H2厚度PP片的介电常数（例如，P片为4.2）。
W1：阻抗线上线宽（设计要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
Zo：由上面的参数计算出来的理论阻值。
（4）内层差分：Edge-Couled Offset Stripline 1B1A，如图2-84所示。
图2-84 内层差分：Edge-Couled Offset Stripline 1B1A
H1：介质厚度（PP片或光板，不包括铜厚）。
Er1：H1厚度PP片的介电常数（例如，P片为4.2）。
H2：介质厚度（PP片或光板，不包括铜厚）。
Er2：H2厚度PP片的介电常数（例如，P片为4.2）。
W1：阻抗线上线宽（设计要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
S1：设计要求的线距。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
Zo：由上面的参数计算出来的理论阻值。
（5）外层单端共面地：Coated Coplanar Waveguide With Ground 1B，如图2-85所示。
图2-85 外层单端共面地：Coated Coplanar Waveguide With Ground 1B
H1：介质厚度（PP片或板材，不包括铜厚）。
Er1：PP片的介电常数（例如，板材为4.5，P片为4.2）。
W1：阻抗线上线宽（客户要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
D1：阻抗线到两边铜皮的距离。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
C1：基材的绿油厚度（一般取0.8mil）。
C2：铜皮或走线上的绿油厚度（0.5mil）。
Cer：绿油的介电常数（一般取3.3mil）。
Zo：由上面的参数计算出来的理论阻值。
（6）外层差分共面地：Diff Coated Coplanar Waveguide With Ground 1B，如图2-86所示。
图2-86 外层差分共面地：Diff Coated Coplanar Waveguide With Ground 1B
H1：介质厚度（PP片或板材，不包括铜厚）。
Er1：PP片的介电常数（例如，板材为4.5，P片为4.2）。
W1：阻抗线上线宽（客户要求的线宽）。
W2：阻抗线下线宽（W2=W1-0.5mil）。
S1：阻抗线间距（图纸原稿）。
D1：阻抗线到铜皮的距离。
T1：成品铜厚（一般取值为1盎司=1.4mil=0.03556）。
C1：基材的绿油厚度（一般取0.8mil）。
C2：铜皮或走线上的绿油厚度（0.5mil）。
C3：基材上面的绿油厚度（0.50mil）。
Cer：绿油的介电常数（一般取3.3mil）。
Zo：由上面的参数计算出来的理论阻值。
备注：
（1）盎司（OZ）是质量的单位，国际上用单位面积的质量来控制铜皮的厚度，等于将一盎司质量的铜平均分配到一平方英尺的面积上，1盎司=305g/m 2 ±10%，它表示铜皮的厚度等于35μm=1.4mil。PCB有铜皮厚度之分，有0.5盎司（18μm）厚度，1盎司（35μm）厚度，2盎司（70μm）厚度。需要更高厚度，如3盎司、4盎司，线路板厂可以电镀解决。可以镀铜、镀银或镀金。一般PCB铜皮的厚度为1盎司，表面完成铜厚度为1.6～2.0mil，即40.6～50.8μm（1.16～1.45OZ）。线路板厂家会加上一定的余量。
（2）具体的一些参数需要在制板前与PCB工厂进行确认。
某项目采用6层PCB叠层结构，要求各走线层单端阻抗控制在50Ω±10%，差分阻抗控制在100Ω±10%和90Ω±10%（USB信号）。
PCB的叠层结构如图2-87所示。
图2-87 某项目6层PCB的叠层结构
单端信号走线阻抗计算如下。
1．TOP01层
TOP01层阻抗控制计算如图2-88所示。
图2-88 TOP01层阻抗控制计算
TOP层的走Microstrip线线宽为0.1651mm（6.5mil），参考层为GND02层，单端阻抗控制在50Ω±10%。
2．L3_Sig层
L3_Sig层阻抗控制计算如图2-89所示。
L3_Sig层的走Stripline线线宽为0.1524mm（6mil），参考层为GND02和PWR05，主要参考层为GND02，单端阻抗控制在50Ω±10%。
图2-89 L3_Sig层阻抗控制计算
3．L4_Sig层
L4_Sig层阻抗控制计算如图2-90所示。
图2-90 L4_Sig层阻抗控制计算
L4_Sig层的走Stripline线线宽为0.1524mm（6mil），参考层为PWR05和GND02，主要参考层为PWR05，单端阻抗控制在50Ω±10%。
4．BOTTOM06层
BOTTOM06层阻抗控制计算如图2-91所示。
图2-91 BOTTOM06层阻抗控制计算
BOTTOM06层的走Microstip线线宽为0.1651mm（6.5mm），参考层为PWR05，单端阻抗控制在50Ω±10%。
100Ω差分走线阻抗计算如下。
1．TOP01层
TOP01层差分阻抗控制计算如图2-92所示。
图2-92 TOP01层差分阻抗控制计算
TOP01层的差分走线线宽为0.127mm（5mil），差分走线间距为0.127mm（5mil），参考层为GND02，差分阻抗控制在100Ω±10%。
2．L3_Sig层
L3_Sig层差分阻抗控制计算如图2-93所示。
图2-93 L3_Sig层差分阻抗控制计算
L3_Sig层的差分走线线宽为0.1016mm（4mil），差分走线间距为0.1778mm（7mil），参考层为GND02&PWR05，主要参考层为GND02，差分阻抗控制在100Ω±10%。
3．L4_Sig层
L4_Sig层差分阻抗控制计算如图2-94所示。
L4_Sig层的差分走线线宽为0.1016mm（4mil），差分走线间距为0.1778mm（7mil），参考层为GND02&PWR05，主要参考层为PWR05，差分阻抗控制在100Ω±10%。
图2-94 L4_Sig层差分阻抗控制计算
4．BOTTOM06层
BOTTOM06层差分阻抗控制计算如图2-95所示。
图2-95 BOTTOM06层差分阻抗控制计算
BOTTOM06层的差分走线线宽为0.127mm（5mil），差分走线间距为0.127mm（5mil），参考层为PWR05，差分阻抗控制在100Ω±10%。
90Ω差分走线阻抗计算如下（USB走线布在L3_Sig和L1_Sig层）。
1．L3_Sig层
L3_Sig层 USB差分走线阻抗控制计算如图2-96所示。
图2-96 L3_Sig层USB差分走线阻抗控制计算
USB差分走线在L3_Sig，参考GND02，走线宽度为0.127mm（5mil），差分走线间距为0.1778mm（7mil），差分走线阻抗控制在90Ω±10%。
2．L1_Sig层
L1_Sig层USB差分走线阻抗控制计算如图2-97所示。
图2-97 L1_Sig层USB差分走线阻抗控制计算
USB DEV差分走线在L1_Sig，参考GND02，走线宽度为0.1524mm（6mil），差分走线间距为0.127mm（5mil），差分走线阻抗控制在90Ω±10%。