2.3 硬件系统概要设计

硬件系统概要设计的主要任务是根据需求分析，选定硬件系统设计的核心芯片，设计系统架构框图、关键链路连接图和时钟分配框图等，并根据各部分功能电路的功耗情况，制定电源设计总体方案。

在概要设计阶段要对设计过程中的信号完整性（SI）、电源完整性（PI）、EMC/EMI的可行性、结构与散热设计的可行性、工艺的可行性、测试的可行性等环节做初步的分析。需求分析得越充分，设计的系统框图及关键电路就越接近实际的需求。在概要设计阶段，对硬件系统中的信号及供电电源进行分类，分析其中的高速信号可能带来的信号完整性问题、电源完整性问题和EMC/EMI问题，能有效地对系统进行因高速电路问题所带来的实效模式分析。对结构与散热设计的可行性分析，能够使结构的设计既满足对产品ID设计的美观需求，又满足功能与性能的需求，使产品的外观设计、接口设计在日常的使用过程中更贴近实际应用的需求。对结构与散热设计的可行性进行分析，能够明确硬件系统各部分的散热情况及硬件系统整体的散热情况，根据各个部分的情况，采取有效的结构设计，消除因部件发热带来的隐患。对工艺进行可行性分析，是使设计的产品能够量产的必备条件，对工艺可行性分析得越透彻，产品量产时的良率就越高。为了验证设计系统的功能与性能是否满足需求，需要对系统进行有效的测试验证，测试的可行性分析为验证设计的系统满足要求的必备前提。

需求分析的目标是选定一套符合要求的最佳设计方案，确定硬件系统设计的关键器件及总体设计架构，概要设计是在关键器件及总体设计架构的基础上进一步的细化。在概要设计阶段，对各个部分进行可行性分析，如果发现某些方面不可行或存在缺陷，需要反馈给上层开发者，并重新进行需求分析，商讨可行的方案或改进设计方案。需求分析和概要设计阶段是螺旋前进并不断反复迭代的过程。

系统的信号完整性问题可以归结为5大类 [6] ：①单网络问题，主要研究单根走线信号的时序、幅度和相位等，引起单根网络信号完整性问题的主要根源是信号的反射问题；②多网络之间的问题，主要研究的是相邻信号（同平面走线、不同平面走线）之间串扰耦合的影响；③信号时序问题，主要研究的是对信号采样的建立时间和保持时间的最大余量设计；④电源完整性问题，主要设计到同步开关输出（SSO）、同步开关噪声（SSN）、因平面谐振引起的电源/地反弹（Ground Bounce）；⑤电磁兼容与电磁干扰问题，主要研究PCB的近场辐射特性与远程辐射特性。

2.3.1 信号完整性的可行性分析

信号完整性的可行性分析，用来评估所设计的硬件系统中围绕主芯片所需要额外关注并特殊处理的高速信号的信号完整性问题。目前普遍采用传输线理论对板级信号完整性进行分析。采用传输线理论，借助于仿真工具，对第3维度上均匀延展的结构进行仿真分析，是目前确实可行，行之有效的分析方法。

信号完整性设计，是指设计的系统在信号传输的过程中能够保持信号的时域特性和频域特性，信号从发送端到接收端能够保持正确的时序、幅度及相位等电气参数。时域分析从时间和信号波形来观察结果，它研究电源和信号实际的波形，与激励信号有关，适用于观测系统的有源、非线性特性。时域分析的优点是直观，有明确的SPEC，如Ripple和Transient等指标供参考；缺点是不容易发现和解决问题，IC器件的电流激励波形难以得到，测量容易受外部噪声的干扰。频域分析会从不同频率和对应的阻抗值来观察结果，它研究的是物理结构本身随频率变化的特性，与激励信号无关，适用于无源、线性、时不变系统。频域分析比时域分析更容易定位和解决问题，容易进行频域仿真，能够清晰地分析Board Package和Die等各部分对系统性能的贡献，不受外部噪声的干扰。

根据需求分析，确定系统的整体设计方案后，硬件系统开发的主芯片也就确定了，主芯片的确定也就确定了硬件系统开发的主平台。根据主IC的Datasheet及总体设计架构，可以确认所开发的硬件系统中各个功能部分信号的类型和速率，一般从IC代理商手里可以拿到的资料有：IC器件的Datasheet、器件的应用手册、参考设计及Design Guide指南、仿真模型（SPICE、IBIS、S参数）等。如图2-4所示为Samsung公司提供的S3C2416开发支持包，包含S3C2416及外围器件的Datasheet、Demo板原理图和PCB板图、设计指导和软件BSP包等。

在这些资料的基础上，与结构工程师一起确认硬件系统的外形尺寸，大体估算一下电路板的尺寸大小，根据电路的功能模块及主IC的引脚状态，在成本的制约和信号质量等综合因素下确定PCB所需的层数。根据Design Guide要求选定板材的材质（一般都会有Design Guide，在没有的情况下可以根据主IC运行的频率选定板材，通常情况下，FR4是常用的板材），确定信号完整性分析的基质即确定了信号完整性分析所需要的板材的介电常数。根据主芯片及各个功能模块，对信号进行分类处理，一般需要进行特殊处理的信号类型有DDR*类信号、高速差分互连信号、高速或特殊接口信号等。

信号完整性可行性分析，需要评估在目前的工艺条件下，是否能够满足主平台各部分电路运行的条件。随着EDA技术的飞速发展，借助于信号完整性仿真工具，能够在制板前对原理图及PCB进行有效的原理性分析及板级工作状态的分析，以提高一次性设计成功的概率。仿真的分析需要借助于成熟的仿真软件及仿真模型，就如同枪需要子弹才可以发挥威力，各类食物的原料需要厨具的烹调才可口美味一样，精确的仿真模型和成熟稳定的商业软件是在制板、加工前有效、准确模拟系统特性的基础。很多人常常会问：仿真准确吗？仿真效果如何？这个关键是要看使用工具的人所具备的系统设计的理论知识和实践经验，就如同子弹打得准不准要看拿枪的人，食物好不好吃要看厨师的烹饪水平一样。商业的仿真软件经过市场的洗礼，运行了这么多年是没有问题的，一般仿真模型都是由各个IC厂家（Spice模型、IBIS模型、IBIS-AMI模型）或端子厂家（S参数模型）提供的，各个厂家有足够的财力和技术实力来保证模型的准确性，自己只需要去验证就可以了，在此基础上，系统开发者所具备的基础理论知识和实践开发经验越丰富，使用软件仿真分析的各个测试点的结果就越接近实际的运行结果。

因此，在信号完整性可行性分析的过程中，需要确认需要分析的硬件系统中的那些容易出问题的需要额外关注的信号种类；基于工艺、成本及信号性能要求的板层结构的可行性；采用哪些仿真软件进行分析，借助仿真结果改进设计，提升一次性成功的概率；获得所需要的仿真模型（获得仿真模型的途径主要有IC供应商、IC公司网站、IBIS Model Suppliers的http：//www.eda.org/ibis/home/models/models.htm等）；结合之前项目积累的信号完整性分析的经验对新项目进行指导并修正等。

信号完整性可行性分析可以分为如下几方面。

（1）明确PCB上需要特殊处理的高速信号的种类，并予以归纳分别进行分析。判断信号属于高速信号还是低速信号，不能只看信号工作的频率，信号是否属于高速信号的范畴往往要看信号的有效频率（或称转折频率） F knee [7] 。

F knee =0.3/ T r （10%～90%），称为信号的3DB带宽；

F knee =0.5/ T r （10%～90%），称为信号的5DB带宽。

使用5DB带宽的信号定义时，对设计的要求更严格一些。

在明确了信号的有效频率并计算相应的波长后，就可以根据PCB走线的长度（完成走线前是曼哈顿长度）及波长的长度关系确定是否隶属于要特殊分析的信号种类，一般走线长度 L ＞1/6有效频率的波长就认为是高速信号。在有测试样板的条件下，可以方便测出信号的10%～90%的上升时间，在没有现成电路的情况下，可以参考时钟信号来确定，假设信号的上升沿时间为信号周期的7%，此时信号的有效频率 F knee 约为信号周期频率 F clock 的7倍，即 F knee =7* F clock （对于极高频信号，频率在1GHz以上的信号，此关系不成立）。对于1GHz以上的信号应当都视为高速信号的范畴，对此频段再区分是高速还是低速信号已没有实际意义。对于SDRAM、DDR1 SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM、PCIE、HDMI、Serdes、SGMII和RGMII等信号，统一视为高速信号处理的范畴。

（2）搭建SI信号完整性分析的平台，获取高速信号互连的IBIS模型、IBIS-AMI模型和S参数模型等。

目前SI信号完整性仿真分析的平台主要有Cadence Allegro、Allegro Sigrity 16.**（包含Speed2000、Powersi、Powerdc、SystemSI、Broadband SPICE、T2Bspice、OptimizePI）、ANSYS Electromagnetics Suite（包含HFSS、ANSYS Designer、ANSYS Siwave、ANSYS Maxwell、ANSYS Q3D Extractor、ANSYS Simplorer）、Mentor Hyperlynx、Mentor ICX Pro、ADS（Advanced Design System）、AWR Microwave Office和CST等。

（3）在原理图设计阶段针对要评测的各个指标进行归类，从理论上进行SI分析指标的评测。

（4）PCB布线阶段使用仿真工具量化信号的各项性能指标，如反射、串扰、走线阻抗连续性等参数，从而对PCB Layout进行元器件布局、布线拓扑结构、布线长度、走线过孔数量等的指导。

（5）布线结束后，对需要量化分析的信号进行各项性能指标的仿真验证，并分析仿真数据，对于不理想的指标进行合理的修改。

随着现代电子技术的发展，研发工程师不仅需要掌握电路的原理及逻辑功能，还需要具备信号完整性分析的知识，在设计之初进行电路信号完整性的可行性分析。

2.3.2 电源完整性的可行性分析

在目前的电路设计中，往往一块单板涉及多种电源，常见的有5V、3.3V、2.5V、1.8V、1.5V、1.2V、1.0V、0.9V和0.75V等，规格如此之多的电源不可能通过电路板的接口电源直接得到。一般电路板的电源接口仅提供一种或几种电源规格，不可能所有规格的电源全部都通过电路板接口电源提供，而是通过DC/DC、LDO等电源拓扑技术来提供的。

目前电路设计中的电源结构分为集中式电源架构和分布式电源架构。集中式电源架构（Centralized Power Architecture，CPA）是指系统由多个同规格的电源模块分别转换出所需求的电压值，如图2-5所示 [8] 。对于每一个需求的电压值都需要一个独立的电源模块进行对应，这增加了系统设计的成本和PCB布局时的面积，因此在高速电路设计中一般不采用集中式电源架构。分布式电源架构（Distributed Power Architecture，DPA）采用多级电源转换，先由第一级实现输入端电压（如48V、24V和12V等）到单板中间电源的转换，再由后续级别的电源芯片实现板级所需要的各个级别的电压，如图2-6所示 [8] 。图2-7所示是一款基于MST6i78的TV电源分配图，充分体现了分布式电源架构的思想。在前期的电源结构设计过程中，需要首先解决电源参数的问题，即实现系统功能的各个功能IC的供电电压及最大工作电流（评估各个芯片的最大功耗），在各个功能芯片Datasheet的Electrical Characteristics的Power Characteristics一栏中可以看到芯片的电压、电流或功率参数（如图2-8所示为P2020的功耗参数 [3] ），从而可评估出芯片的能耗。根据同一电压等级的各个功能芯片的总的工作电流计算同一电压等级的总的工作电流，从而确定所需要的DC/DC或LDO的性能参数。

电源能量在电路板上是如何传递的呢？电源能量从电源模块（VRM）出发，经过电源分配网络PDN（Power Distribution Network），到达芯片内的电路。PDN如图2-9所示，PDN系统主要由以下几个部分组成：VRM（Voltage Regulator Module，电源芯片或电源模块）、PCB上的去耦电容、PCB上的供电电源平面和地平面、IC封装内的电容、IC封装内的电源和地平面、Die上的电容。对于整个供电网络来说，每一个部分都起着至关重要的作用。

电源完整性（Power Integrity）简称PI，指的是电源波形的质量。从广义上讲，PI分析隶属于SI研究的范畴之内，电源完整性是信号完整性的基础。PDN在现代电路设计中占有越来越重要的地位。芯片的开关速度越来越快，负载对高频瞬态电流的需求越来越大，芯片的功能与性能不断提升，使得芯片的功耗也随之提升。为了满足对高频瞬态电流的实时响应，为负载提供干净的供电电压，为信号提供低噪声的信号回流路径，使链路上通信的信号频率远离谐振频率，在IC布局的过程中远离谐振频率点的位置，需要进行电源完整性的分析与设计。

在设计的前期就需要评估电源完整性设计的可行性。例如，如果采用1层或2层PCB进行电路设计，因信号的走线没有一个完整的参考平面，对高速信号的回流会产生很大的影响，所以需要在PCB走线设计时，在走线之间合理的插入GND走线，并在GND走线中以一定的间距合理地打上地孔。如图2-10所示为加强信号回流，在走线之间穿插的地线与电源走线。

在电路设计中，IC的供电特性正逐步呈现出低电压、大电流的趋势，这一趋势促使电源完整性成为电路设计中所必须要考虑的问题。对电源完整性的可行性分析可分为以下几点。

（1）根据BGA引脚的扇出、电源平面与地平面数量确定PCB的叠层结构。电源平面与地平面不仅能够提供电源，还为信号提供回流路径，确定PCB的叠层结构能够确定各个信号层单端走线的特征阻抗和差分走线的差分阻抗。在电源完整可行性分析的前期需要根据成本和设计的要求确定叠层。

（2）根据设计的要求，确定去耦电容的类别。根据系统的工作环境和使用寿命等确定PCB 上滤波电容的种类，常用的电容有铝电解电容、固态电容、陶瓷电容和钽电容等，电容的分类如图2-11所示。

（3）根据PCB上信号的工作频率及PCB的叠层结构确定平面进行谐振分析的频率。平面谐振是能量被夹在两个平行板之间，因原始信号与其反射信号同相而形成的共振腔效应。平面的谐振噪声是电源平面噪声的一个很重要的来源，平面噪声的来源还有VRM噪声、Core/IO跳变产生的噪声、临近电源网络的耦合噪声和其他器件耦合的噪声。

（4）确定各个电源平面的目标阻抗。电源平面的目标阻抗为 [7]

Z o =δ V /δ I

式中，Δ V 是电源平面电压的波动范围；Δ I 是动态电流的波动范围。

电源完整性设计的目标就是使各个电源平面与地平面之间的阻抗低于目标阻抗 Z o ，因此控制电源平面与地平面之间的阻抗是电源完整性设计的关键。

Δ V 可以从器件Datasheet的电气参数一栏得到，δ I 一般取器件最大工作电流的1/2。电源完整性的分析，需要借助电源完整性分析软件，在电源完整性软件中导入PCB（并对PCB的各项参数进行设置，力求使软件中PCB的各项参数与PCB实际工作时的参数一致（参数包含PCB的叠层结构、过孔模型、电容模型、VRM模型、电容的容值、仿真的工作频率和电容的位置等）。电源完整性仿真的结果是频率与目标阻抗的关系，根据仿真的结果，就可以评测电源平面的目标阻抗（如图2-12所示）、电源与地平面的谐振模式等，从而判断去耦电容布局的位置，判断谐振点附近放置去耦电容的种类及数量。

（5）分析直流压降，确定大电流路径。直流压降IR Drop的含义为直流工作时由直流电阻造成的电压降。电源的波动由DC损耗和AC噪声这两部分构成，IR Drop的容限通常为供电电压的5%（或更低），如果总的容限为常数，那么降低了DC损耗将为AC噪声留出更大的设计余量。一般会对需要关注的点进行仿真测试，如图2-13所示，可以检测出IR Drop超标的点。

当电流通过一个狭窄区域时，通常会产生较大的电流密度，从而导致PCB的局部温度升高。分析PCB中大电流的路径，在走线路径上加宽PCB走线（电源线走线的最小宽度可以参考Allegro Sigrity中PowerDC的Power line width calculator，如图2-14所示），合理添加走线换层的过孔数量（过孔的通流能力可以参考Saturn PCB Design，如图2-15所示），并在适当的时候合理地采用花焊盘，可有效地提高通流能力与散热速度。电源平面上最大的电流密度区域通常称为电流热点（Hot Spot），这些电流热点有可能导致严重的热可靠性问题，因此在电路设计时，要尽量使板上的电流密度分布均匀，并且最大值不要超过常用的经验门限（100A/mm 2 ）。

2.3.3 EMC的可行性分析

EMC（Electromagnetic Compatibility）即电磁兼容性，指在特定的电磁环境下，电子系统或PCB上的电子元器件之间相互协调有序工作的能力。对于EMC，相应的标准有欧洲的CE认证、美国的FCC认证和中国的3C认证，电子产品在各个区域必须符合相应的认证才可以销售。EMC包含EMI和EMS两项。EMI（Electromagnetic Interface）即电磁干扰，指电子系统或PCB上的电子元器件之间在工作时，产生的不利于其他电子系统或器件的电磁能量。EMS（Electromagnetic Susceptibility）即电磁敏感度，指电子系统或PCB上的电子元器件应能接受其他设备或器件的电磁干扰。

EMC设计的方法可以分为以下四点：接地、滤波、隔离和屏蔽。接地能够有效地将噪声导入GND平面，滤波能够将无效的信号频段滤除，隔离能够阻挡噪声的传导干扰，屏蔽能够有效地阻断噪声的辐射干扰。

在进行产品的EMC可行性分析时，首先要确定产品定位的区域，从而对应其标准进行相应的测试。对于EMC的可行性分析，可以着重从三个方面入手：保护受干扰的群体、切断干扰噪声的传输路径和隔离干扰源。

1．减弱PCB走线与敷铜的天线效应

EMC应用的原理是传输线效应原理和天线原理，可以分为近场辐射分析与远场辐射分析。在高速PCB走线时，对于关键信号的stub走线要尽量减少，既有利于PCB走线上信号的完整性，又有利于减弱PCB走线的天线效应。一般3.125GHz以下不需要关注via stub，对于3.125GHz以上的信号走线，为减小由高速信号过孔产生的stub，一种方法是采用背钻技术（Back Drill），如图2-16所示。

在高速电路设计中，一般在TOP层和BOTTOM层不走线，为了对PCB的内层信号进行有效的屏蔽并有利于PCB制板的压合工艺，一般在表面进行大面积的敷铜。表层敷铜时，必须充分打地孔，严禁孤立的铜箔出现，可以利用PCB工具查找孤立的铜皮。对于PCB上各个部分的铜皮，建议修成45°角或圆角，如图2-17所示，当表层铜皮接地不充分时，将呈现出天线效应，同时把敷铜的铜皮修成45°角或圆角，有利于减弱铜皮的天线效应，这减少了PCB对外的辐射。同样在PCB走线时也应避免直角走线。

2．法拉第电磁屏蔽笼

在PCB的边缘或PCB各个功能模块电路的边缘，每隔1/10波长的距离，打一个与层内GND平面相连接的地孔，为PCB或PCB上的各个功能电路构建一个法拉第电磁屏蔽笼，该屏蔽笼能够起到一定的屏蔽作用。在PCB各层走线时，为了发挥法拉第电磁屏蔽笼的效果，不能走线在屏蔽笼之外。法拉第电磁屏蔽笼在手机主板屏蔽中的应用如图2-18所示。在TOP层或BOTTOM层用宽度为5.08～10.16mm的地线将VIA地孔连接起来，在内层的信号层推荐用0.508～1.016mm的地线将VIA地孔连接起来。当在整个电路板的边缘做法拉第电磁屏蔽笼时，一般不建议将VIA地孔连接成环路；而当用于主板内各个功能模块的屏蔽隔离时常将VIA地孔连接成环路。

3．20H原则（电源层内缩）

可以从近场和远场分析PCB的辐射特性。为减小电路板边缘的辐射，一般在进行多层PCB设计时，电源层相对底层会内缩一定的距离，如果电源层与对应的地层之间的板材厚度是 H ，那么电源层相对底层内缩的距离就要求为20 H 。如图2-19所示为当电源层与地层的设计符合20 H 原则时，电路板边界的辐射电磁能量的70%将被限制在板内，从而有效地减少了电路板对外面的辐射。

4．明确EMC的测试指标

EMI的测试项目包括 [10] 传导干扰（CE）、辐射干扰（RE）和谐波干扰等；EMS的测试项目包括传导灵敏度（CS）、辐射敏感度（RS）、静电放电（ESD）、浪涌（Surge）和电压跌落测试（DIP）等。

2.3.4 结构与散热设计的可行性分析

当器件工作时，器件功耗的绝大部分能量将以热能的方式散发出去。每个器件都有一个能够稳定工作的温度范围，根据器件工作温度的范围，常见元器件的温度等级有以下三类：商业级温度定额为0～70℃；工业级温度定额为-40～85℃；军品级温度定额为-55～125℃。也有些专用应用范围的芯片有特殊的温度等级，如汽车级（-40～125℃），航天级（-55～125℃且经过辐射测试）等。器件的工作温度范围要求在Datasheet中以结温或壳温定义，一旦超过这个范围，器件的性能就会受到影响。

在结构与散热设计的可行性分析中，在满足结构可装配性的前提下，可以从以下几个方面来考虑：器件自身的功耗情况、器件因自身发热对周围器件的影响和散热通道的处理。

1．器件自身的功耗情况

在结构与热设计可行性分析阶段，需要设计者去评估每个芯片的最大功耗。对于散热的处理目前一般有如下几种方式：利用PCB上的接地焊盘进行散热处理（如图2-20所示）、在结构装配允许的情况下添加额外的散热片（如图2-21所示）、使用散热风扇或散热导管（如图2-22所示）。在使用散热片进行散热时，为减小散热片与芯片外壳之间的热阻，一般会使用导热材料，如硅脂、导热胶、导热垫、相变导热膜和导热双面胶等。

导热脂（如图2-23所示）通常是指由复合型导热固体填料、高温合成油（基础油如硅油），并加有稳定剂和改性添加剂调配而成的均匀膏状物质，常用的导热脂为白色，也有灰色或金色等颜色。导热颗粒通常采用氧化锌、氧化铝、氮化硼、氧化银、银粉和铜粉等。导热硅脂为最常见的界面导热材料，常采用印刷或点涂方式进行施加；导热硅脂用于散热器和器件之间，散热器采用机械固持，最主要的优点是维修方便，价格便宜；因可以很好地润湿散热器和器件表面，减小接触热阻，所以其导热热阻很小，适合大功率器件的散热；使用时需要印刷或点涂，操作费时，工艺控制要求较高，难度大。

硅脂厚度与热阻、组装压力的关系图如图2-24所示，从图中可以看出，厚度越薄，热阻越小，因此使用时要控制厚度。推荐印刷工装的钢网厚度采用0.08～0.12mm，对于平面度较差的装配，可适当增加钢网的厚度。

导热胶（如图2-25所示）主要由胶黏剂与导热颗粒组成，施加前是膏状混合物，施加后在一定的时间和条件下分子交联固化。常用的导热胶按照胶体类型可以分为环氧树脂系（Epoxy Based）、丙烯酸系（Acrylic Based）和有机硅系（Silicone Based）；按照组分分为单组分和双组分。导热胶的特点是：具有较好的粘结作用，不需机械固持；双组分，但无须混合，一边涂胶，一边涂固化水，具有使用方便，常温固化，固化条件简单、固化速度快等优点；导热系数低（约0.8W/m·K），只适用于小功率器件的散热；导热界面层的厚度一般在4～5mil之间；可返修；对散热器表面状态敏感，表面污染的器件或散热器的结合力弱；现场工艺控制严格，胶层太厚或固化水太多都会影响结合力。Loctite315丙烯酸系导热胶是目前常采用的导热胶。

导热垫（如图2-26所示）主要用于当半导体器件与散热表面之间有较大间隙需要填充，或几个芯片要同时共用散热器或散热底盘时但间隙不一样的场合，或加工公差加大的场合和表面粗糙度较大的场合。由于导热垫的弹性，使得导热垫能减振，防止冲击，且便于安装和拆卸。

相变导热膜（如图2-27所示）的特点是：具有一定的相变温度，一般在40°～70°；使用时需要机械固定，一般需实现5～20psi的界面压力；热阻最低可以达到0.01℃.In 2 /W，适用于大功率器件的界面导热；材料厚度一般在3～5mil；可分为绝缘型和非绝缘型两大类，绝缘型的可以用于需要绝缘的场所。

相变导热膜的优点是：可根据安装环境制备成合适的尺寸，便于安装，效率和利用率高，组装成本较低；多为石蜡及其改性材料，环保无污染，能满足环护要求；具有较低的热阻、相变特性、触变性、优良的润湿性；绝缘特性好，可以适用于有绝缘要求的界面；厚度一定，热阻可控性好。相变导热膜的缺点：无粘结作用、需机械固持；使用过程中需发生相变，方可很好地润湿界面。

导热双面胶带（如图2-28所示）是胶黏剂中的特殊类型，其将添加有导热填料的胶液涂于基材上，形成双面胶带状的界面导热材料。双面胶带可分为溶剂活化型、加热型和压敏型。导热双面胶带绝大部分属于压敏胶粘带。导热双面胶带由压敏胶黏剂、基材、底层处理剂、背面处理剂和隔离纸组成。其特点是：可根据界面形状灵活制备成各种形状；具有较好的粘结力，某些场合下可以取代螺钉固定；导热系数一般较低，多用于小功率器件；操作方便简单。

对于内置外度传感器的高速IC，当PCB上的器件的温度超过其阈值后，会向外输出温度超过阈值的报警信息，在可行性分析阶段，可以将此类芯片归类，统一由主控制器进行监控。

在进行散热可行性分析时，要考虑温度的可测试性，温度的测试分为接触性测试和非接触性测试。接触性测试一般采用差分温度探头，测试时需要搭建温度测试环境，需要将温度探头固定在待测芯片的周边，如图2-29所示，通道2（LED2）用于测试LED灯的底部温度值。非接触性测试一般采用红外探测的方式，较接触性测试方便，但精度不如接触性测试高。

2．评估器件的散热对周边器件的影响

在热设计可行性分析的评估中，需要对热源器件，如DC/DC电源模块、LDO电源模块和功率消耗大的IC等进行归类。在进行PCB的布局时，应将此类器件远离对温度敏感的器件，如晶振、时钟芯片、对温度敏感的存储器和Y5V电容等。在进行散热可行性分析时，需要根据产品工作的环境进行器件的选型，系统工作在不同的环境下，对器件的性能要求不同，例如，电容根据器件容值随温度的变化可以分为NPO、X7R、Z5U和Y5V，其容值特性随温度的变化如图2-30所示。

3．评估PCB上的散热通道

在前期的热设计可行性分析中，评估PCB上的散热通道主要是为了在PCB满足结构装配性的前提下，在利于PCB整体散热的情况下，把控整个PCB的布局。在明确风道，即PCB的进风口时，需要根据风道确定散热片的摆放位置，在安装散热片时，使散热片的齿型凸起与风向平行；在满足结构装配和PCB功能的需求下，矮个的器件要布置在上风口；冷却风的方向是从进风口到出风口，在进行器件布局时，需要把热量高的器件即热源布置在下风道，如果布置在上风口，则相对于下风口的器件来说，上风口的热源会分给下风口的器件，这不利于散热的处理。

对于系统的热分析，在前期设计时可以采用Flotherm进行建模分析（工作界面如图2-31所示），再根据后期的测试对设计进行优化更改。某无线BTS3812E EBBI基带单板，器件布局如图2-32所示，EBBI单板尺寸为233.35mm×460mm，总热耗为72.2W。使用1个电源模块供电，电源模块热耗为7.23W；单板上的DSP、FPGA和SD6103加装散热器。系统散热风道是从下到上，器件按垂直风道方式排列，以减小各器件之间相互的热影响。基板的仿真测试结果如图2-33所示，仿真测试报告如图2-34所示。

综合以上分析，为满足结构与热设计的可行性，需要遵循的基本原则如下。

（1）热设计器件布局的基本原则是：发热器件应尽可能分散布置，使得单板表面的热耗均匀，有利于散热；不要使热敏感器件或功耗大的器件彼此靠近放置，使热敏感器件远离高温发热器件，常见的热敏感器件包括晶振、内存和CPU等；要把热敏感元器件安排在最冷区域。对于自然对流冷却设备，如果外壳密封，要把热敏感器件置于底部，其他元器件置于上部；如果外壳不密封，要把热敏感器件置于冷空气的入口处。对于强迫对流冷却设备，可以把热敏感元器件置于气流入口处。布局思路如图2-35所示。

（2）强迫风冷的器件布局原则：参考板内流速分布特点进行器件布局设计，在特定风道内面积较大的单板表面流速不可避免存在不均匀问题，流速大的区域有利于散热，充分考虑这一因素进行布局设计将会使单板获得较优良的散热设计；对于通过PWB散热的器件，由于依靠的是PWB的整体面积来散热，因此即使器件处于局部风速低的区域内，也并不一定会有散热问题，在进行充分热分析验证的基础上，没有必要片面要求单板表面风速均匀；当沿着气流来流方向布置的一系列器件都需要加散热器时，器件应尽量沿着气流方向错列布置，这样可以降低上下游器件相互间的影响，如果无法交错排列，也需要避免将高大的元器件（结构件等）放在高发热元器件的上方，高发热器件布局优化前后对比如图2-36和图2-37所示；对于安装散热器的器件，空气流经该器件时会产生绕流，对该器件两侧的器件会起到换热系数强化作用；对该器件下游的器件，换热系数可能会加强，也可能会减弱，因此对于被散热器遮挡的器件需要进行特别关注；注意单板风阻均匀化的问题，单板上的器件应尽量分散均匀布置，避免沿风道方向留有较大的空域，从而影响单板元器件的整体散热效果。不良的布局与改进后的布局如图2-38和图2-39所示。

2.3.5 测试的可行性分析

为了验证设计的产品是否达到所设计的指标，满足各项功能和性能的要求，需要对设计做可测试性分析，从产品研发的阶段可以分为设计的可测试性验证和量产的可测试性验证。无论是设计的可测试性还是量产的可测试性，都有一个核心的问题，即测试点的问题，如何在设计中放置测试点是测试的可行性分析的基础，如果没有测试点，将给设计的可测试性与量产的可测试性带来很大困难。对测试点需要明确测试点的大小，测试点的间距，测试点的数量等。常用的测试点有独立的测试焊盘、过孔、封装的引脚、走线裸露的小铜皮（加soldermask的走线）等，理论上通孔和焊盘都可以作为测试点，但是专用的测试点优于过孔，过孔优于焊盘。PCB贴装后常用的测试方法有 [10] 自动光学检查（Automated Optical Inspection，AOI）、自动X光检查（Automated X-ray Inspection，AXI）、飞针测试（Fly Probe）、ICT（In Circuit Test）、FCT（Function Circuit Test）和边界扫描（Boundary Scan）等。需要做的单板内的测试项目有信号完整性测试、信号的时序测试、电源纹波和噪声的测试、强度测试和其他的测试（如高低温测试、老化测试等）。

自动光学检查（Automated Optical Inspection，AOI）与自动X射线检查（Automated X-ray Inspection，AXI）都是光学检测，只是利用的光的频谱特性不同，其原理都是用光学仪器拍摄PCB的图像，然后将其转换成电信号，利用其内置的软件将拍摄的图片与标准产品的图像进行对比分析，判断检测的PCB是否合格。像PCB贴片经常出现的如缺件、空焊、错件、偏移、架桥和墓碑等贴装的不良现象都可以通过AOI和 AXI来检测。像高密度的BGA或QFN芯片，无法拍摄到其引脚的具体图像，只能采用X射线照射的方式及AXI的检测方式进行检查。这两种光学检测都不是PCB电气特性的检查，都有误报产生的可能，它们可以用到量产的可测试性验证中。

FCT（Function Circuit Test）是通过对PCB上电，对PCB的整体或局部进行的功能测试，可以加载一些简单的激励，用LabVIEW等软件可以测试局部电路模块的功能。

边界扫描（Boundary Scan）是基于IEEE1149标准的JTAG（Joint Test Action Group）接口，将具有JTAG接口的芯片连接成一条链路，通过对串联起来的JTAG信号线TCK（时钟输入信号）、TMS（模式选择信号）、TRST（复位输入信号）、TDO（数据输出信号）和TDI（数据输入信号）进行测试。测试链路的输入端接TDI，经器件内部的移位寄存器后从TDO输出，通过JTAG测试，可以测试出电路中可能存在的短路和断路等电气连接特性，对器件简单的功能和性能也可以进行测试。JTAG Boundary Scan不需要额外的测试针床和夹具等，但是只有支持JTAG接口的IC才可以进行该测试，对可测试的IC范围有一定的局限性，而且不支持信号完整性等一系列电气参数的测试。

飞针测试（Fly Probe）通过移动的测针测试PCBA表面上的测试点，一般可以通过2个、4个或8个测试头进行自由组合，来测试PCBA的焊接情况。飞针测试不需要夹具，但是由于其测试速度慢，所以不合适大批量的量产测试。

ICT指在线测试，是生产中最常用的测试方法。ICT测试通过固定在针床上的探针来探测PCB上的测试点，它不仅可以进行开路、短路和虚焊等故障的测试，还可以测试电阻、电容、电感、二极管、三极管、场效应管和IC等器件的参数。ICT测试需要额外的测试夹具，并编写相应的控制程序，测试准备的时间长、成本高。如果需要快速测试大批量的产品，ICT是最佳的选择。

自动光学检查（Automated Optical Inspection，AOI）、自动X射线检查（Automated X-ray Inspection，AXI）、飞针测试（Fly Probe）、ICT（In Circuit Test）、FCT（Function Circuit Test）和边界扫描（Boundary Scan）适合于量产的可测试性分析，在系统的测试可行性分析中，需要根据产品的不同特性，选定合适的测试方法；对于设计的测试，主要是在实验室中利用特定的测试仪器来完成特定测试的。

1.设计的可测试性验证

为了验证所设计的产品是否满足设计的指标，需要做一系列的测试工作，在设计阶段，生产产品（工程样样机）之前，设计的可测试性问题是主要考虑的问题。

为了便于进行设计的可测试性验证，在设计时需要注意：①对所有的关键信号都要添加测试点，并能够被探头有效的探测；②在待测的信号测试点附近都要合理添加测试用的地孔；③为便于进行强度测试，要在合适的位置适当增加强度测试的输入点。

对于多层PCB，线宽和过孔的孔径都很小，随着技术的发展，器件尺寸越来越小，BGA封装正逐渐成为主流，引脚间距、器件间距越来越小，信号的速率越来越高。BGA引脚无法直接探测，通常把过孔、端接电阻或耦合电容焊盘当作测试点，如图2-40所示。

如果在高速走线上添加额外的测试点，会对信号的完整性造成很大影响，某PCB的测试焊盘如图2-41所示。由于测试焊盘引入了额外的寄生参数，所以会引起走线阻抗的不连续，如图2-42所示，从而带来走线的信号完整性问题，进而产生PCB对外界的辐射，产生EMC问题。

为了测试BGA类的信号，需要额外的测试夹具，BGA焊盘夹具如图2-43所示。

2．量产的可测试性验证

自动光学检查（Automated Optical Inspection，AOI）、自动X射线检查（Automated X-ray Inspection，AXI）、飞针测试（Fly Probe）、ICT（In Circuit Test）、FCT（Function Circuit Test）和边界扫描（Boundary Scan）适合于量产的可测试性分析，需要根据不同的量产情况选择合适的测试方案。

有时PCB上有需要额外单独编程的IC，如EEPROM，为了方便，会采用免焊接的方式，免焊接的方式可以使用测试座，如图2-44所示，或“棺材盒”，如图2-45所示。

在分析设计的可测试性时，需要根据信号的类型及IC封装的类别进行分类。针对不同的封装形式和要测试的指标，要进行设计的可测试性归类，分别在设计的可测试性阶段和量产的可测试性阶段提出可行的测试方案。

2.3.6 工艺的可行性分析

我们设计的图纸必须符合生产工艺的要求，在前期工艺的可行性分析中，需要分析如下内容。

（1）设计的PCB的叠层结构是否符合PCB生产的工艺要求。

（2）PCB上的走线宽度和敷铜的厚度是否符合PCB厂生产的工艺要求。

（3）走线单端阻抗及差分阻抗有特定要求的走线，所设计的走线参数是否符合厂家生产阻抗控制板的要求。

（4）确定PCB上所采用的孔的类别：机械钻孔或激光孔是否符合厂家的要求。机械钻孔的常规推荐值是8mil以上，因为6mil钻孔的加工与难度不适合量产的需求；同时对孔径还要考虑厚度与孔径的比值，常规是8∶1，为了满足量产的需求，不要超过10∶1；机械钻孔的焊环常规要求单边在5mil以上，阻焊层大于焊盘的单边也要求在3mil以上；在机械钻孔中不是任何孔径都可以实现的，1mm以下的钻头从常规0.2mm开始，以0.05mm递增，大一些的钻头会以0.1mm递增。机械钻孔根据叠层的不同连接关系可以分为通孔、盲孔和埋孔，如图2-46所示。激光孔在HDI工艺中的应用，可以按照激光孔深度的不同分为一阶HDI、二阶HDI、三阶HDI和任意阶HDI。

（5）为满足量产的需求，对于面积较小的PCB，在加工时，一般需要做拼版处理，在拼版前需要与PCB厂确认拼版工艺，并根据厂家要求合理添加拼版的MARK光学定位点。

（6）根据设计需求，确定PCB表面的处理工艺。常见的PCB表面处理工艺有热风整平（HASL）、化学沉镍金（ENIG）、有机涂覆（OSP）、选择行沉金（ENIG+OSP）和电镀金等，需要根据PCB设计的需求来选择表面处理工艺。

（7）厂家加工生产所需要的图纸格式一般为Gerber文件，符合RS-274X格式的加工文件是现今最常用的资料格式，加工图纸光绘文件的检查可以借助CAM350和Valor进行确认。

（8）PCB SMT所需资料的确认。PCB加工后需要进行贴片，需要与SMT车间确认贴片所需要的数据文件，如器件的placement坐标和用于制作刷锡膏钢网的数据等。

一般PCB厂的加工能力都可以在其官网上得到，如表2-2所示是一家PCB厂的技术能力表格，在进行PCB的生产工艺可行性分析时可以参考，进行初步确认后，再与PCB厂进行进一步的确认。

2.3.7 设计系统框图及接口关键链路

在进行系统设计时，有时系统会比较复杂，理解系统的工作流程后，直接进行电路设计有一定的难度，如果可以将系统的各个功能进行模块化分类，关注各个模块彼此之间的连接接口，并深入每个功能模块进行电路的设计会起到事半功倍的效果。

在系统设计或读别人设计的系统时，系统框图都要放在首位。基于P2020的系统设计框图如图2-47所示，设计供电部分需要提供一系列的电源；缓存SDRAM采用X64的DIMM条；存储部分需要提供SD Card、EEPROM、NOR FLASH、NAND FLASH和ATA硬盘；具备PCIE插槽；具备RGMII和SGMII接口的千兆以太网网卡；具备USB接口；具备UART接口；具备AC97音频接口等。从该图中可以读出一系列的内容，从系统的层面把控整个电路的基本功能。

为了便于在设计时更方便准确地设计出系统的框图，在此将系统框图中各个模块之间具备连接关系的接口总结如下：

（1）JTAG调试接口；

（2）常用DC电源值的供电IC；

（3）DDR* SDRAM内存接口；

（4）SDRAM存储接口；

（5）SPI总线接口；

（6）I2C总线接口；

（7）UART串行通信接口；

（8）SGMII通信接口；

（9）RGMII通信接口；

（10）GMII接口；

（11）RJ45以太网口；

（12）AC97音频接口；

（13）DMA接口；

（14）LVDS接口；

（15）PCI接口；

（16）PCIE接口。

2.3.8 电源设计总体方案

电源系统根据变换方式，可以分为 [11] AC/DC电源、DC/DC电源、DC/AC电源和AC/AC电源。目前只将AC/DC电源和DC/DC电源称为开关电源，而将DC/AC电源和AC/AC称为逆变器和变频器。除专业的电源系统设计外，一般的硬件系统设计中最常见的电源变换类型是直流转直流（也叫电源的斩波），LDO和DC/DC是常用的两种电源电路，在做电源设计的总体方案时，以这两类电源电路进行论述。LDO具有输出电源纹波和噪声小、应用简单、成本低、电压输入与输出无延时的优点，但LDO的工作效率低，能耗消耗大，受自身散热条件的限制只支持相对较小的电流输出；因LDO只能实现降压，其内部的晶体管（或场效应管）工作在线性区，所以无法实现电源输入端与输出端的有效隔离。DC/DC采用MOSFET控制电源的输入与输出，通过控制MOSFET开关的时间来控制输入回路与输出回路的连通和断开的时间，进而输出不同的电压值。DC/DC自身消耗的能耗低，输入与输出电源的转换效率高；与LDO只支持降压操作相比，DC/DC支持升压、降压、反相等变换；DC/DC输入的电流大，支持输入与输出的有效隔离，但DC/DC电路设计复杂，相应的成本也高，这是因为MOSFET不停地导通和关闭，电源的输入和输出有一定的延时，且输入电源的纹波和噪声较大。

通过系统框图的分析，就可以明确系统所具有的功能模块；根据各个关键功能模块的电源电压与电流值，计算能耗情况，就可以对应给出各个功能模块所需要的VRM。将各个功能模块用到的LDO或DC/DC依据电流流动的方向组成电源的拓扑结构图，如图2-48所示是根据电流流向及各个功能模块所需要的供电模块组成的某个系统的电源总体架构。通过系统电源的拓扑结构，不仅可以清楚地看出电流的流向，还可以实时核查出每一部分的功耗及系统总的功耗。

在电源系统架构总体设计方案的设计过程中，除了要明确每个DC/DC、LDO供电的电压与电流外，还要明确各个电压出现的先后顺序，即电源的上电时序。当系统较复杂时，各个功能模块的电路对上电的时序有一定的要求，例如，对主控制芯片来说，一般要求内核部分先上电，外围的SDRAM或其他的一些外围电路后上电。围绕主控制平台，各个芯片的上电时序在主IC的Datasheet中都会有说明，需要根据数据手册中时序的要求来控制上电的顺序。对于时序的控制，在主芯片工作稳定之前的时序控制一般是由独立的CPLD或FPGA芯片来统筹管理的；当主芯片工作稳定后，可以通过主芯片的GPIO引脚来控制DC/DC的转换使能模块或通过控制BJT（或MOSFET）来使能各个电源的转换和连通，如图2-49所示是根据上电时序的要求排列的上电时序框图，图中用阿拉伯数字及字母标注了上电的启动顺序。如图2-50所示是其对应的详细上电时序流程。

对于上电时序的控制主要有以下几种方式：DC/DC电源芯片转换的使能控制端（如ZL6105）、基于专用的电源综合管理IC（如TPS51116）、基于延时的缓启动电路对MOSFET栅极的驱动使能（如LTC1442）和基于CPU的GPIO口对MOSFET栅极的控制等。在进行电源总体方案设计时，需要根据各个功能电路功耗的大小及需要的上电时序合理选择特定的电路方式，进行合理的控制。

对于行业有特定电源接口的系统设计，需要区别对待，如LED背光液晶电视屏LED Driver的电气接口技术规范 [12] ，如表2-3所示；液晶电视机芯板电源接口信号描述如表2-4所示。

2.3.9 时钟分配图

时钟电路就如同汽车的发动机给汽车提供前行的动力一样，是驱动各个接口之间通信，进行数据采样所必需的。在现代电子系统的设计中，用到的时钟频率越来越多（如IC内核工作的时钟、各个通信进口通信采样的时钟等），需要在电路设计的初期理清楚电路的时钟分配，选定合适的时钟电路。

在电路设计中可以提供时钟信号的器件可以分为两大类：晶体（无源）和晶振（有源）。晶体必须借助于外部的有源激励和振荡电路才能起振工作；晶振是将振荡电路和晶体集成在一个封装内，只需要提供外部电源就可以工作。根据不同的温度特性及起振控制特性可以细分为晶体谐振器、晶体振荡器、恒温振荡器、陶瓷谐振器、温补振荡器和压控振荡器。在进行时钟分配时，需要根据所需要的时钟特性，合理选择所需的晶体或晶振。某设计中的时钟分配如图2-51所示。

在时钟分配的控制电路中，除了要关注时钟的频率外，时钟输出有时也有特定的时序要求。与控制DC/DC电源输出一样，时钟IC的时钟信号输出时序控制也可以通过IC芯片的使能端来进行控制，同样对时钟芯片时序的控制可以采用CPLD、FPGA或CPU的GPIO引脚。 cTQFH1Ir877z70s1aHZrE2IoLQbrgEaACA94sz1kLcRa4WLQ+U2lQ4vLY2BNaHhs