1.5 基本逻辑门及特性

本节将介绍基本逻辑门的符号，以及所实现的逻辑关系。在此基础上，将介绍基本逻辑门集成电路、逻辑门电路的传输特性，以及不同逻辑门的连接实现。

1.5.1 基本逻辑门

本小节将介绍基本逻辑门，包括逻辑非门、逻辑与门、逻辑与非门、逻辑或门、逻辑或非门、逻辑异或门和逻辑异或非门。

1．逻辑非门（反相器）

图1.35给出了逻辑非门的不同符号表示。逻辑非门的传输特性是逻辑输出电平和逻辑输入电平相反。表1.11给出了逻辑非门输入和输出的逻辑关系。

注： 在本书中，除非有特别声明，“1”始终表示逻辑高电平，“0”始终表示逻辑低电平。

用于测试非门逻辑关系的电路如图1.36所示，对该电路执行SPICE瞬态分析的结果如图1.37所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_not.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

2．逻辑与门

图1.38给出了两输入逻辑与门的不同符号表示。逻辑与门的传输特性是当两个逻辑输入都为高电平时，输出才为高电平；当两个逻辑输入不都是高电平时，输出均为低电平。表1.12给出了两输入与门输入和输出的逻辑关系。

用于测试两输入逻辑与门逻辑关系的电路如图1.39所示，对该电路执行SPICE瞬态分析的结果如图1.40所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_and.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

3．逻辑与非门

图1.41给出了两输入逻辑与非门的不同符号表示。逻辑与非门与逻辑与门的传输特性相反。逻辑与非门的传输特性是当两个逻辑输入均为高电平时，输出为低电平；当两个逻辑输入不都是高电平时，输出均为高电平。表1.13给出了两输入逻辑与非门输入和输出的逻辑关系。

用于测试两输入逻辑与非门逻辑关系的电路如图1.42所示，对该电路执行SPICE 瞬态分析的结果如图1.43所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_and_not.ms14路径下，用Mul-tisim 14工具打开该设计，执行仿真，观察仿真结果。

4．逻辑或门

图1.44给出了两输入逻辑或门的不同符号表示。逻辑或门的传输特性是当两个逻辑输入中有一个为高电平时，输出就为高电平；当两个逻辑输入都为低电平时，输出才为低电平。表1.14给出了两输入逻辑或门输入和输出的逻辑关系。

用于测试两输入逻辑或门逻辑关系的电路如图1.45所示，对该电路执行SPICE 瞬态分析的结果如图1.46所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_or.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

5．逻辑或非门

图1.47给出了两输入逻辑或非门的不同符号表示。逻辑或非门和逻辑或门的传输特性相反。逻辑或非门的传输特性是只要两个逻辑输入中有高电平时，输出就为低电平；当两个逻辑输入均为低电平时，输出才为高电平。表1.15给出了两输入逻辑或非门输入和输出的逻辑关系。

用于测试两输入逻辑或非门逻辑关系的电路如图1.48所示，对该电路执行SPICE瞬态分析的结果如图1.49所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_or not.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

6．逻辑异或门

图1.50给出了两输入逻辑异或门的不同符号表示。逻辑异或门的传输特性是当两个逻辑输入电平不相同的时候，输出才为高电平；当两个逻辑输入电平均相同时，输出就为低电平。表1.16给出了两输入逻辑异或门输入和输出的逻辑关系。

用于测试两输入逻辑异或门逻辑关系的电路如图1.51所示，对该电路执行SPICE瞬态分析的结果如图1.52所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_xor.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

7．逻辑异或非门

图1.53给出了两输入逻辑异或非门（也称为同或门）的不同符号。逻辑异或非门的传输特性和逻辑异或门的传输特性相反。逻辑异或非门的传输特性是当两个逻辑输入电平相同时，输出为高电平；当两个逻辑输入电平不相同的时候，输出为低电平。表1.17给出了两输入逻辑异或非门（同或门）输入和输出的逻辑关系。

用于测试两输入逻辑异或非门（同或门）逻辑关系的电路如图1.54所示，对该电路执行SPICE瞬态分析的结果如图1.55所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼logic_xor_not.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

1.5.2 基本逻辑门集成电路

很多小规模的集成电路可以实现基本的逻辑门功能，如74LSXX系列的器件。如图1.56和图1.57所示，常用的基本逻辑门集成电路大多采用DIP 封装，引脚的个数为14。这些DIP封装的电源引脚在第14个引脚，标记为VCC，地引脚在第7个引脚，标记为GND。

如果器件的型号以74开头，表示是商用级的；如果器件的型号以54开头，表示是军用级的，其工作温度更宽，如对允许的供电电压和信号电平有更好的鲁棒性。

在74／54后面的字母“LS”表示是“低功耗的肖特基”电路，使用了肖特基势垒二极管和晶体管，用于降低功耗。不使用肖特基势垒二极管的门电路将消耗更多的功耗，但是由于可以更快地切换时间，因此器件可以工作在更高的频率上。

1.5.3 逻辑门电路的传输特性

逻辑门电路的传输特性主要包括逻辑电平和噪声容限、逻辑门上升和下降时间、逻辑门传输延迟、脉冲宽度、功耗、扇入和扇出等指标。

1．逻辑电平和噪声容限

逻辑门电路的输入和输出只有两种类型的信号，即逻辑高（1）和逻辑低（0），它们通过一个变化的电压表示。一个满的供电电压（VCC）用于表示逻辑高状态，而零电压（GND）用于表示逻辑低状态。在一个理想的数字世界中，所有的逻辑电路信号只存在这些电压的极值，不会与它们不同（如“高”状态小于供电电压VCC,“低”状态高于零电压）。然而，在实际中，由于晶体管本身的原因，逻辑信号的电平很少能够达到这些理想的极限。因此，需要理解门电路信号电平的限制。

1）TTL逻辑高电平和逻辑低电平

TTL半导体工艺生成的一个逻辑非门的内部结构如图1.58所示，其供电电压 VCC 为5 ± 0.25V。理想的，一个TTL逻辑非门输出的逻辑高电平为5.00V、逻辑低电平为0.00V。然而，一个真实的TTL门不可能输出这样完美的电压值。下面通过对该电路工作原理的简单分析来说明这个问题。

（1）当A 端的输入电压为0.2V 时，晶体管VT1的基极电压为0.9V，由于晶体管VT1为NPN型，因此晶体管VT1的集电极电压为0.9-0.7=0.2V，而要同时导通晶体管VT2和VT4需要0.7+0.7=1.4V电压，而施加在晶体管VT2的基极电压仅为0.2V，所以晶体管VT2和VT4都截止。

此时，晶体管VT4可以看作晶体管VT3的一个电阻值很大的负载。Y端的电压最高为VCC-0.7-0.7=5-0.7-0.7=3.6V。

很明显，输入电压为低电平，输出电压为高电平（不是理想的VCC）。注意，TTL存在较大的静态功耗。

（2）当A端的输入电压为3.6V时，晶体管VT1的基极电压为3.6+0.7=4.3V，但因为此时晶体管VT1的集电极电压是5-0.7=4.3V，已经远大于导通晶体管VT2和VT4所需的最小电压1.4V，所以导通晶体管 VT2和 VT4，并将晶体管 VT1的基极电压限制在1.4+0.7=2.1V，这样晶体管VT1的发射极反向截止。当晶体管VT2处于饱和状态时，其饱和电压降为0.3V，因此其集电极电压为0.7+0.3=1.0V，而晶体管VT3的导通电压是晶体管VT3发射结电压和导通二极管VD的电压和，即0.7+0.7=1.4V，所以晶体管VT3的基极电压为1.0V，并不足以使晶体管VT3导通，因此晶体管VT3处于截止状态。

很明显，输入电压为高电平，输出电压为低电平（但不是理想的GND）。

根据上面对TTL与非门内部结构的分析可知，需要接受TTL输出的逻辑“高”状态和逻辑“低”状态偏离理想值的事实，如图1.59所示。

（1）对于TTL输入来说，可以接受逻辑“低”状态的电压范围为0 ～ 0.8V，表示为V _IL ；可以接受逻辑“高”状态的电压范围为2.0～ 5V，表示为V _IH 。

（2）对于TTL输出来说，可接受不同逻辑状态的电压范围，该电压范围由芯片的制造厂商在一个给定的负载条件范围内确定。输出为逻辑“低”状态的电压范围为0 ～ 0.5V，表示为V _OL ；输出为逻辑“高”状态的电压范围为2.7 ～ 5V，表示为V _OH 。

注： IL表示输入逻辑低，IH 表示为输入逻辑高；OL 表示输出逻辑低，OH 表示输出逻辑高。

如果TLL逻辑门的输入逻辑信号电平在0.8 ～ 2V 之间，将不能确定逻辑门的输出状态。此时，将逻辑门输出的信号称为不确定的，这是由于芯片制造厂商没有对这个电平范围的逻辑信号进行明确定义。

美国TI公司给出的7404反相器输入逻辑电平和输出逻辑电平的参数如表1.18所示。

由图1.59可知，输出信号电平的允许范围比输入信号电平的允许范围要窄。这样，当把一个TTL逻辑门的输出连接到另一个TTL逻辑门的输入时，可以保证其范围在另一个TTL逻辑门可接受的输入范围内。将所允许输入和输出范围之间的不同称为逻辑门的噪声容限。如图1.60所示，对于TTL逻辑门来说，低电平噪声容限为

0.8-0.5=0.3V

高电平噪声容限为

2.7-2=0.7V

简单地说，噪声容限是虚假的，或者是噪声电压的峰值量，它叠加在一个弱的逻辑门输出电压上。

7404 TTL反相器逻辑电压传输特性的测试电路如图1.61所示，对该电路执行SPICE直流扫描分析的结果如图1.62所示。图1.62中，横坐标表示V1的电压范围为0 ～ 4V，按步长0.1V 递增；纵坐标表示反相器的输出电压。

注： 读者进入本书配套提供例子的＼eda_verilog＼ttl_logic_voltage_test.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

2）CMOS逻辑高电平和逻辑低电平

CMOS半导体工艺的逻辑门，其输入和输出规范不同于TTL。图1.63为工作在供电电压为5V的CMOS逻辑门输入和输出信号的逻辑电平范围。

（1）对于输入信号来说，可以接受逻辑“低”状态的电压范围为0～ 1.5V；可以接受逻辑“高”状态的电压范围为3.5 ～ 5V。

（2）对于输出信号来说，可接受不同逻辑状态的电压范围由芯片的制造厂商在一个给定负载条件的范围内确定。输出逻辑“低”状态的电压范围为0 ～ 0.05V；输出逻辑“高”状态的电压范围为4.95 ～ 5V。

从图1.63中可知，CMOS电路的噪声容限大于 TTL 电路的噪声容限。CMOS 输入端低电平和高电平的噪声容限为1.45V，远远大于TTL门电路输入端的噪声容限。换句话说，在不发生逻辑理解错误的前提下，CMOS电路可容忍叠加的噪声电压是TTL的两倍。

当CMOS工作在更高的工作电压时，其噪声容限将更大。不像TTL，其供电电压限制在5V。而CMOS的供电电压最高可达15V（一些CMOS可以达到更高的18V）。图1.64给出了当供电电压为10V时CMOS电路不同逻辑状态下输入和输出信号的逻辑电平范围。图1.65给出了当供电电压为15V时CMOS电路在不同逻辑状态下输入和输出信号的逻辑电平范围。

美国TI公司给出的4069 CMOS 反相器输入逻辑电平和输出逻辑电平的参数如表1.19所示。

4069 CMOS 反相器逻辑电压传输特性的测试电路如图1.66所示，对该电路执行SPICE直流扫描分析的结果如图1.67所示。图1.67中，横坐标表示 V1的电压范围为0～ 5V，按步长0.1V递增；纵坐标表示反相器的输出电压。

思考与练习1-18： 根据表1.18给出的7404 TTL 反相器的参数填写下面的参数。

（1）V _IH 的最小值为______V；

（2）V _IL 的最大值为______V；

（3）V _OH 的最小值为______V，典型值为______V；

（4）V _OL 的最大值为______V，典型值为______V。

思考与练习1-19： 根据图1.62给出的7404 TTL反相器的SPICE直流扫描分析结果，输入逻辑低电平和逻辑高电平的阈值分别为 ______V和 ______V，以及输出逻辑低电平和高电平的值分别为______ V和______ V。

思考与练习1-20： 根据表1.19给出的4069 CMOS反相器的参数填写下面的参数。

（1）当VDD=5V时，V _IH 的最小值为______ V；

（2）当VDD=5V时，V _IL 的最大值为______ V；

（3）当VDD=5V时，V _OH 的最小值为 ______V，典型值为 ______V；

（4）当VDD=5V时，V _OL 的最大值为 ______V，典型值为______ V。

思考与练习1-21： 根据图1.67给出的4069 CMOS反相器的SPICE直流扫描分析结果，输入逻辑低电平和逻辑高电平的阈值分别为______ V和 ______V，输出逻辑低电平和高电平的值分别为______ V和 ______V。

注： 读者进入本书配套提供例子的＼eda_verilog＼cmos_logic_voltage_test.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

2．逻辑门上升和下降时间

1）上升时间

如图1.68所示，从脉冲信号上升沿的10%上升到90%所经历的时间，表示从逻辑“低”状态变化到逻辑“高”状态的快慢，用t _r 表示。

2）下降时间

如图1.68所示，从脉冲信号下降沿的90%下降到10%所经历的时间，表示从逻辑“高”状态变化到逻辑“低”状态的快慢，用t _f 表示。

3．逻辑门传输延迟

传输延迟时间是衡量门电路开关速度的重要参数，用于说明当给逻辑门输入脉冲时需要用多长时间才能在逻辑门的输出反应出来。如图1.69所示，很明显，不管什么样的半导体工艺，逻辑门从输入到输出一定会存在传输延迟。传输延迟的表示方法如下所示：

（1）输出波形下降沿的中点与输入波形下降沿的中点之间的时间间隔用t _PHL 表示。

（2）输出波形上升沿的中点与输入波形上升沿的中点之间的时间间隔用t _PLH 表示。

下面通过一个具体的例子说明传输延迟对数字逻辑功能的影响，如图1.70所示。对图1.70所示的电路执行 SPICE 瞬态分析的结果如图1.71所示。从图1.71中可知下面的事实：

（1）输入到节点B的信号在延迟一段时间τ后到达节点D，然后节点D的信号和节点C的信号在与非门U1A进行重组，并且再延迟一段时间τ后变化才反映到节点F。

（2）输入到节点A的信号和输入到节点B的信号直接在与非门U2A进行重组，在延迟一段时间τ后到达节点E。

（3）延迟时间τ后，节点E的信号和延迟2τ后的节点F的信号在与非门U1B进行重组，延迟时间τ后反映到输出节点Y。

注： 读者进入本书配套提供例子的＼eda_verilog＼ttl_delay.ms14路径下，用Multisim 14工具打开该设计，执行仿真，观察仿真结果。

4．脉冲宽度

如图1.68所示，两个脉冲幅值50%的时间点之间所跨越的时间用t _w 表示。脉冲宽度的最小值受到半导体器件工艺特性的约束。当脉冲宽度的最小值小于半导体器件导通或者截止的时间要求时，输入脉冲的状态变化不会反映到逻辑门的输出。

下面通过一个简单的电路来测试逻辑门对输入脉冲的响应能力，如图1.72所示。

注： 读者进入本书配套提供例子的＼eda_verilog＼pluse_width_test.ms14路径下，用Multisim 14工具打开该设计。

思考与练习1-22： 读者对图1.72给出的电路执行SPICE瞬态分析，将时钟脉冲频率从10MHz按步进频率10MHz递增，观察输出节点Y的波形，说明7404反相器对脉冲宽度的响应能力。

5．功耗

功耗是衡量逻辑门的一个重要指标。例如，当CPU正常工作时，需要用一个风扇散热。如果散热不好，则会导致CPU温度过高，使计算机发生死机的情况。对于任何逻辑门来说，必须解决好功耗问题，否则会严重影响半导体器件的寿命。一个逻辑门的功耗包含两部分，即静态功耗和动态功耗。

1）静态功耗

静态功耗是指逻辑电路没有发生逻辑状态翻转时所消耗的能量。对于TTL工艺的半导体器件而言，存在较大的静态功耗；而对于CMOS工艺来说，静态功耗几乎为零。所以，在半导体数字集成电路中，多采用CMOS工艺来制造半导体集成电路。

2）动态功耗

动态功耗是指逻辑电路发生逻辑状态翻转时所消耗的能量。通常，CMOS的动态功耗用下式表示：

>P _T =（C _PD +C _L ）VDD ₂ f

其中，f为输出信号的翻转频率，单位为Hz; VDD为逻辑门的供电电压，单位为V; C _PD 为功耗电容，单位为F; C _L 为负载电容，单位为F。

很明显，当降低器件的翻转速度和逻辑门的供电电压时就可以显著地降低逻辑门的功耗。

这就是为什么近年来，半导体厂商不断改进工艺、降低供电电压的重要原因。例如， CMOS的最低供电电压已经降低到1V以下。

思考与练习1-23： 对于图1.73给出的TTL和CMOS功耗测试电路，使用SPICE直流扫描分析，研究 TTL和CMOS功耗测试电路的功耗，并进行比较。

注： （1）读者进入本书配套提供例子的＼eda_verilog＼ttl_power.ms14路径下，用Mul-tisim 14工具打开如图1.73（a）所示的设计。

（2）读者进入本书配套提供例子的＼eda_verilog＼cmos_power.ms14路径下，用Multisim 14工具打开如图1.73（b）所示的设计。

6．扇入和扇出

1）扇入

扇入是指逻辑门输入端口的个数。例如，一个2输入的与门，其扇入数为2。

2）扇出

扇出是指在逻辑门的正常工作下能够驱动同类型门电路的最大个数。扇出数越大，表示逻辑门的驱动能力越强。扇出驱动能力受到下面两个因素的限制。

（1）拉电流。拉电流是指负载电流从驱动门流向外部电路的电流。当负载的个数增加时，总的拉电流将增加，将会引起输出高电平的降低。但是，不能低于输出高电平的下限值。这样，它就限制了负载门的个数。可用下面的公式表示：

>N _OH =I _OH （驱动门）／I _IH （负载门）

（2）灌电流。灌电流是指负载电流从外部电路流入驱动门的电流。当驱动门的输出为低电平时，负载电流流入驱动门。当负载个数增加时，灌电流将增加，将引起输出低电平的升高。但是，不能高于输出低电平的上限值。这样，也就限制了负载门的个数。可以用下面的公式表示：

>N _OL =I _OL （驱动门）／I _IL （负载门）

1.5.4 不同逻辑门的连接

由于TTL和CMOS技术所要求的电平不一样，因此当在一个系统中使用两种不同工艺制造的逻辑门时会出现问题。尽管TTL和CMOS都可以在5V的供电电压下正常工作，但是TTL输出电平和CMOS输入电平的要求并不一致。

1. TTL逻辑门驱动CMOS逻辑门

如图1.74所示，将一个TTL与非门的输出连接到一个CMOS反相器的输入端，系统内所有的逻辑门都是5V供电。如果TTL门输出一个逻辑低电平信号（在0～0.5V之间）时， CMOS门的输入端将正确地理解TTL输出的逻辑低电平信号，并将其作为CMOS门的逻辑低电平输入信号（CMOS期望的低电平输入范围为0 ～1.5V）。然而，如果TTL门输出一个逻辑高电平信号（在2.7 ～ 5V之间），则CMOS门的输入端就不能正确地理解 TTL 门输出的这个逻辑高电平信号了，这是因为CMOS门要求输入的逻辑高电平信号的范围为3.5 ～ 5V，而TTL门输出的逻辑高电平在2.7 ～ 3.5V之间，CMOS门将其看作不确定区域。如图1.75所示，通过在TTL的输出端上拉一个电阻来解决电平不匹配的问题。

当使用10V电压给 CMOS 门供电时，这种处理方法也同样适用。对于低电平的理解， CMOS门没有任何问题。但是，对于来自 TTL 门输出的逻辑高电平信号就是另一回事了。TTL门输出的逻辑高电平范围为2.7 ～ 5V，而10V 供电的 CMOS 的输入端可以接受的逻辑高电平的有效范围为7 ～ 10V。如图1.76所示，如果使用集电极开路的 TTL 门代替图腾柱输出门，连接到10V的上拉电阻将 TTL 门的输出电压抬高到 CMOS 门的供电电压。由于集电极开路的门只能是灌电流，没有拉电流，高状态电平完全由上拉电阻决定，所以这样解决了不匹配的问题。

2. CMOS逻辑门驱动TTL逻辑门

由于CMOS门具有优良的输出电压传输特性，因此将 CMOS 门的输出端连接到 TTL 门的输入端时没有任何问题。唯一需要注意的问题是 TTL 输入端的电流负载。当在逻辑低状态时，对于每个TTL门的输入端来说，CMOS的输出端必须是灌电流。

当CMOS由大于5V的电源供电时，将导致一个问题。CMOS 门输出的逻辑高电平大于5V，这将大于TTL门输入端允许的逻辑高电平信号范围。如图1.77所示，解决这个问题的方法是使用一个分立的NPN晶体管来构造一个集电极开路的反相器，将 CMOS 逻辑门连接到TTL逻辑门。

思考与练习1-24： 请说明TTL门和CMOS门之间的连接规则。